[논문]3D 적층 IC를 위한 웨이퍼 레벨 본딩 기술

조영학; 김사라은경; 김성동

doi:10.6117/kmeps.2013.20.1.007

3D 적층 IC를 위한 웨이퍼 레벨 본딩 기술
Wafer Level Bonding Technology for 3D Stacked IC 원문보기

마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, v.20 no.1, 2013년, pp.7 - 13

조영학 (서울과학기술대학교 기계시스템디자인공학과) , 김사라은경 (서울과학기술대학교 NID융합기술대학원) , 김성동 (서울과학기술대학교 NID융합기술대학원)

초록
AI-Helper

3D 적층 IC 개발을 위한 본딩 기술의 현황에 대해 알아보았다. 실리콘 웨이퍼를 본딩하여 적층한 후 배선 공정을 진행하는 wafer direct bonding 기술보다는 배선 및 금속 범프를 먼저 형성한 후 금속 본딩을 통해 웨이퍼를 적층하는 공정이 주로 연구되고 있다. 일반적인 Cu 열압착 본딩 방식은 높은 온도와 압력을 필요로 하기 때문에 공정온도와 압력을 낮추기 위한 연구가 많이 진행되고 있으며, 그 가운데서 Ar 빔을 조사하여 표면을 활성화 시키는 SAB 방식과 실리콘 산화층과 Cu를 동시에 본딩하는 DBI 방식이 큰 주목을 받고 있다. 국내에서는 Cu 열압착 방식을 이용한 웨이퍼 레벨 적층 기술이 현재 개발 중에 있다.

Abstract ▼ AI-Helper

3D stacked IC is one of the promising candidates which can keep Moore's law valid for next decades. IC can be stacked through various bonding technologies and they were reviewed in this report, for example, wafer direct bonding and atomic diffusion bonding, etc. As an effort to reduce the high temperature and pressure which were required for high bonding strength in conventional Cu-Cu thermo-compression bonding, surface activated bonding, solid liquid inter-diffusion and direct bonding interface technologies are actively being developed.

주제어

AI 본문요약
AI-Helper

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

3D 적층 IC 개발을 위한 본딩 기술의 현황에 대해 알아보았다. 실리콘 웨이퍼를 본딩하여 적층한 후 배선 공정을 진행하는 wafer direct bonding 기술보다는 배선 및 금속 범프를 먼저 형성한 후 금속 본딩을 통해 웨이퍼를 적층하는 공정이 주로 연구되고 있다.
본 논문에서는 W2W 적층 방식을 중심으로 웨이퍼 본딩 기술에 대해 현재 개발되거나 논의되고 있는 기술에 대해 알아보고자 한다.

가설 설정

1. Advantages of 3D stacked IC technology; (a) high density, (b) short interconnection and (c) novel function.

제안 방법

RPI에서는 이와 다소 다른 구조를 제안하였는데²⁶⁾ Fig. 11(a)에 나타낸 것처럼 BCB를 이용한 다마신 (damascene) 공정을 통해 Cu/BCB 패턴을 형성하고 이를 본딩하는 방식을 사용하였다. 이러한 구조의 경우 한 번의 공정을 통해 기계적 신뢰성(BCB-BCB 본딩)과 전기적 연결(Cu-Cu 본딩)을 확보할 수 있는 장점이 있다.
이후 그라인딩 및 적층 공정을 반복하여 적층 구조를 완성한다. 첫 번째 본딩의 경우 웨이퍼 전면끼리 마주보는 방식(face to face bonding, F2F)이며 두 번째 이후의 본딩은 웨이퍼 전면과 뒷면이 마주보는 방식(back to face bonding, B2F)이다. 이와 같이 F2F와 B2F 방식을 혼용함으로써 기판 웨이퍼가 항상 운반 웨이퍼 (carrier wafer)의 역할을 수행하게 되어 현재 적층 공정 개발에서 문제가 되고 있는 얇은 웨이퍼의 취급 문제(thin wafer handling problem)와 본딩-탈착(bonding-debonding) 문제를 피할 수 있는 장점이 있다.

후속연구

W2W 적층 방식은 웨이퍼 단위로 적층한 후 다이싱(dicing) 과정을 통해 칩을 제조하는 방식으로 본딩 공정의 수가 C2C 방식에 비해 획기적으로 줄어듦에 따라 대량생산에 유리한 장점이 있으나 양품 칩과 불량 칩이 섞여서 적층되는데 따른 수율 저하의 위험성이 단점으로 존재한다. 그러나 W2W 적층 방식에서도 수율이 저하되지 않을 수 있다는 의견^5-6) 들이 있어 이 부분에 대해서는 좀 더 논의가 필요하다. C2W 적층 방식은 C2C과 W2W 방식의 중간 단계의 특징을 가진다.

질의응답

핵심어	질문	논문에서 추출한 답변
	반도체 칩을 적층하는 방식에는 무엇이 있나?	반도체 칩을 적층하는 방식에는 크게 C2C(chip to chip), C2W(chip to wafer), W2W(wafer to wafer) 방식이 있으며 Fig. 2에 각 기술의 개요를 나타내었다.
	3D 적층 IC기술의 장점?	본 논문에서 소개하고자 하는 3D 적층 IC(3D stacked IC) 기술은 기존의 반도체 칩을 3차원으로 적층함으로써 ① 기존의 2차원적 집적화 기술에 비해 단위면적당 집적 도를 비약적으로 향상시키거나(Fig. 1(a)) ② 트랜지스터 간의 배선의 길이를 줄임으로써 칩의 성능을 향상 시킬 수 있으며(Fig. 1(b)) ③ 이종 소자간의 결합을 통해 새로운 특성을 창출할 수 있는 장점(Fig. 1(c))이 있다. 더구나 기존의 반도체 제조공정과 설비를 그대로 이용할 수 있으므로 대규모 신규 설비투자가 필요하지 않아 경제적인 면에서 큰 장점이 있다.
	미세화 기술이 물리적 경제적 한계에 부딪힘에 따라 이를 극복하기 위해 어떤 노력을 병행하고 있는가?	그러나 최근 반도체 선폭이 수 나노미터로 줄어들면서 미세화 기술이 물리적, 경제적 한계에 부딪힘에 따라 이를 극복하려는 다양한 노력이 시도되고 있다. 그래핀이나 CNT의 도입,1) 3차원 트랜지스터 구조의 개발2) 등 새로운 소재나 개념을 도입하려는 노력과3) 이중 또는 삼중 패터닝 리소그라피 기술4)과 같이 기존 기술을 활용하여 미세패턴을 제작함으로써 시설투자 비용을 절감하려는 노력이 병행되고 있다.

참고문헌 (31)

Hongsik Park, Ali Afzali, Shu-Jen Han, George S. Tulevski, Aaron D. Franklin, Jerry Tersoff, James B. Hannon & Wilfried Haensch, "High-density integration of carbon nanotubes via chemical self-assembly" Nature Nanotechnology 7, 787-791 (2012).

상세보기
http://newsroom.intel.com/docs/DOC-2032
Kim, Kinam. "Future silicon technology." Proceedings of the European Solid-State Device Research Conference (ESSDERC), (2012).
Kye, Jongwook, and Rasit O. Topaloglu. "A Brief Overview of Lithographic Advancements in the Last Decade with a Focus on Double Patterning." Recent Topics on Modeling of Semiconductor Processes, Devices, and Circuits, p3, Bentham Science Publishers (2011).
E. Kim and J. Sung, "Yield challenges in wafer stacking technology", Microelectron. Reliab., 48, 1102-1105 (2008).

상세보기
Reda, S., Smith, G., and Smith, L. "Maximizing the functional yield of wafer-to-wafer 3-D integration", IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 17(9), 1357-1362 (2009).

상세보기
Stengl, R., T. Tan, and U. Gosele. "A model for the silicon wafer bonding process." Japanese Journal of Applied Physics, 28(1), 1735-1741 (1989).

상세보기
R. Jansen, O. M. J. van't Erve, S. D. Kim, R. Vlutters, P. S. Anil Kumar and J. C. Lodder, "The spin-valve transistor: fabrication, characterization and physics", J. Appl. Phys., 89(11), 7431-7436 (2001).

상세보기
T. Shimatsu, and M. Uomoto, "Atomic diffusion bonding of wafers with thin nanocrystalline metal films", J. Vac. Sci. Technol. B, 28, 706-714, (2010).
Suga T., "Low temperature bonding for 3D integration-A review of the surface activated bonding (SAB)", 3rd IEEE International Workshop on Low Temperature Bonding for 3D Integration (LTB-3D), 7-10 (2012).
Ko, Cheng-Ta, and Kuan-Neng Chen. "Low temperature bonding technology for 3D integration", Microelectronics Reliability, 52, 302-311 (2012).

상세보기
Kim, T. H., Howlader, M. M. R., Itoh, T., and Suga, T., "Room temperature Cu-Cu direct bonding using surface activated bonding method", Journal of Vacuum Science & Technology A, 21(2), 449-453 (2003).

상세보기
Shigetou, A., T. Itoh, and T. Suga. "Direct bonding of CMPCu films by surface activated bonding (SAB) method." Journal of Materials Science 40(12) 3149-3154 (2005).

상세보기
Chen, K. N., Tan, C. S., Fan, A., and Reif, R. "Morphology and bond strength of copper wafer bonding" Electrochemical and Solid-State Letters, 7(1), G14-G16. (2004).

상세보기
Jang, E. J., Hyun, S., Lee, H. J., and Park, Y. B., "Effect of wet pretreatment on interfacial adhesion energy of Cu-Cu thermocompression bond for 3D IC packages." Journal of Electronic Materials 38(12) 2449-2454 (2009).

상세보기
Gaudin, G., Riou, G., Landru, D., Tempesta, C., Radu, I., Sadaka, M., and Hannon, R. "Low temperature direct wafer to wafer bonding for 3D integration: Direct bonding, surface preparation, wafer-to-wafer alignment." 2010 IEEE International 3D Systems Integration Conference (3DIC), 1-4 (2010).
Tang, Y. S., Chang, Y. J., and Chen, K. N. "Wafer-level Cu-Cu bonding technology". Microelectronics Reliability, 52(2), 312-320 (2012).

상세보기
Radu, I., Landru, D., Gaudin, G., Riou, G., Tempesta, C., Letertre, F., and Sadaka, M., "Recent Developments of Cu-Cu non-thermo compression bonding for wafer-to-wafer 3D stacking", 2010 IEEE International 3D Systems Integration Conference (3DIC), 1-6 (2010).
Gueguen, P., di Cioccio, L., Rivoire, M., Scevola, D., Zussy, M., Charvet, A. M., and Clavelier, L., "Copper direct bonding for 3D integration", International Interconnect Technology Conference 2008, 61-63 (2008).
Gueguen, P., Di Cioccio, L., Gergaud, P., Rivoire, M., Scevola, D., Zussy, M., Charveta A, Ballya L, Lafonda D and Clavelier, L. "Copper Direct-Bonding Characterization and Its Interests for 3D Integration" Journal of The Electrochemical Society, 156(10), H772-H776. (2009).

상세보기
Frank Fournel, presentation at Atelier Thematique du GDR MECANO (2011)
Lee, B., Jeon, H., Jeon, S. J., Kwon, K. W., and Lee, H. J., "A Study on the Breakdown Mechanism of an Electroless-Plated Ni (P) Diffusion Barrier for Cu/Sn/Cu 3D Interconnect Bonding Structures", Journal of Electronic Materials, 1-6 (2011).
Ko, C. T., Hsiao, Z. C., Fu, H. C., Chen, K. N., Lo, W. C., and Chen, Y. H., "Wafer-to-wafer hybrid bonding technology for 3D IC", 3rd Electronic System-Integration Technology Conference (ESTC), 1-5 (2010).
Reed, J. D., Lueck, M., Gregory, C., Huffman, A., Lannon Jr, J. M., and Temple, D. S., "Low temperature bonding of high density large area array interconnects for 3D integration." 43rd IMAPS Conference, Raleigh, NC November. Vol. 2. (2010).
Jourdain, A., Stoukatch, S., De Moor, P., and Ruythooren, W. "Simultaneous Cu-Cu and compliant dielectric bonding for 3D stacking of ICs", IEEE International Interconnect Technology Conference, 207-209 (2007).
Lu, J. Q., McMahon, J. J., and Gutmann, R. J., "3D Integration using adhesive, metal, and metal/adhesive as wafer bonding interfaces", MRS Proceedings, 1112(1) (2008).
Enquist, P., "High density direct bond interconnect (DBI) technology for three dimensional integrated circuit applications", MRS Proceedings, 970(1) (2006).
Enquist, P. "Scalability and Low Cost of Ownership Advantages of Direct Bond Interconnect (DBI(R)) as Drivers for Volume Commercialization of 3-D Integration Architectures and Applications", MRS Proceedings, 1112(33) (2009).
http://www.i-micronews.com/lectureArticle.asp?id2009
S. Kang, J. Lee, E. Kim, N. Lim, S. Kim, S. Kim and S. E. Kim, "Fabrication and Challenges of Cu-to-Cu Wafer Bonding" Journal of the Microelectronics & Packaging Society, 19(2), 29-33 (2012).

원문보기 상세보기
Eunsol Kim, Minjae Lee, Sungdong Kim and Sarah Eunkyung Kim, "Ti/Cu CMP process for wafer level 3D integration" Journal of the Microelectronics & Packaging Society, 19(3), 37-41 (2012).

원문보기 상세보기

저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
저장형식	Text(ASCII format) Excel format RefWorks Direct Export RIS format (for Reference Manager, ProCite, EndNote), Scholar's Aids, Mendeley
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증