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이 논문은 SAR ADC를 위한 세 가지 공정 친화적 설계 기법을 제안합니다. 먼저, 분할 커패시터 DAC(CDAC)를 사용하여 SAR ADC의 정적 비선형성을 보정할 수 있는 효율적인 디지털 보정 방법을 제안합니다. 오버사이즈 브리지 커패시터를 사용하여 CDAC 전송 특성에 여유영역을 포함하는 설계 방식이 설명됩니다. 보정되지 않은 ADC 출력에 대한 최적의 디지털 가중치를 찾는 것은 ...

이 논문은 SAR ADC를 위한 세 가지 공정 친화적 설계 기법을 제안합니다. 먼저, 분할 커패시터 DAC(CDAC)를 사용하여 SAR ADC의 정적 비선형성을 보정할 수 있는 효율적인 디지털 보정 방법을 제안합니다. 오버사이즈 브리지 커패시터를 사용하여 CDAC 전송 특성에 여유영역을 포함하는 설계 방식이 설명됩니다. 보정되지 않은 ADC 출력에 대한 최적의 디지털 가중치를 찾는 것은 최소제곱법으로 수행됩니다. 최적화 문제를 해결하면 브리지 커패시터 기생 및 단위 커패시터 불일치로 인해 발생하는 오류를 전체적으로 최적의 방식으로 최소화하는 최적의 디지털 가중치를 얻을 수 있습니다.

둘째, 피드백에서 온도 보상 동적 증폭기와 링 증폭기를 연속으로 사용하는 2차 noise-shaping (NS) 축차 비교형 레지스터 아날로그-디지털 변환기(NS-SAR ADC)의 설계를 제시합니다. 이 증폭기는 온도 변화에 강한 저전력/저잡음 루프 필터를 구현하기 위해 사용됩니다. NS-SAR ADC에 대한 올바른 디지털 비트 가중치를 찾는 문제를 극복하기 위해 NS-SAR ADC에 최적화된 새로운 보정 기술도 제안합니다.

셋째, NS-SAR ADC를 연속 시간 입력 ADC로 확장하는 방법을 설명합니다. CT 입력 구조로 샘플링 커패시턴스를 줄임으로써 입력 버퍼, 레퍼런스 버퍼 및 아날로그-디지털 변환기 로직의 전력도 감소했습니다. 우리는 또한 오버샘플링을 통해 연속 시간 입력 파이프라인 ADC 구조의 지연 불일치 문제를 해결했습니다. 기존 CT-DSM과 비교하여 샘플링 속도의 영향을 받지 않는 오버샘플링 ADC를 설계했습니다. CTP NS-SAR ADC는 저샘플링 모드가 필요한 고해상도 광대역 애플리케이션에 적용될 수 있다.

Abstract ▼ AI-Helper

This thesis presents three scaling-friendly design techniques for SAR ADC. First, we propose an efficient digital-domain calibration method that can correct static nonlinearity in SAR ADCs using a split capacitor DAC (CDAC). A design approach to embed redundancy in CDAC transfer characteristic by us...

This thesis presents three scaling-friendly design techniques for SAR ADC. First, we propose an efficient digital-domain calibration method that can correct static nonlinearity in SAR ADCs using a split capacitor DAC (CDAC). A design approach to embed redundancy in CDAC transfer characteristic by using oversized bridge capacitor is described. Finding optimal digital weights for raw ADC outputs is cast as a least-squares minimization. Solving the optimization problem yields optimal digital weights that minimize the errors arising from bridge capacitor parasitics and unit capacitor mismatch in a globally optimal way.

Second, we present the design of a 2nd-order Noise-Shaping (NS) Successive-Approximation-Register (SAR) Analog-to-Digital Converter (ADC) employing a cascade of temperature-compensated dynamic amplifier and a ring amplifier in the feedback path to realize a low-power/low-noise loop filter that is robust to temperature variation. A new mismatch calibration technique optimized for a noise-shaping SAR ADC is also presented to overcome the challenge of finding correct digital bit weights for NS SAR ADCs.

Third, we describe an extension of the NS-SAR ADC to continuous-time input ADC. By reducing the sampling capacitance with the CT input architecture, the power of the input buffer, reference buffer, and ADC logic has also been reduced. we also solved the delay-mismatch problem in the CT-pipelined ADC (CTP ADC) structure by oversampling. Compared to the conventional CT-DSM, We designed an oversampling ADC that is not affected by the sample rate. Therefore, CTP noise-shaping SAR ADC (CTP NS-SAR ADC) can be applied to high-resolution wide-bandwidth applications that require a low-sampling mode.

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