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집적도 향상을 위한 비대칭 n-MOSFET의 전기적 특성 및 모델링
Electric Characteristics and Modeling of Asymmetric n-MOSFETs for Improving Packing Density 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.38 no.7 = no.289, 2001년, pp.464 - 472  

공동욱 (텔레포스(주) 연구개발부) ,  이재성 (위덕대학교 정보통신공학과) ,  남기홍 (경일대학교 전자정보공학과) ,  이용현 (경북대학교 전자전기공학부)

초록
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집적도 향상을 위해 사용되는 비대칭 n-MOSFET를 0.35 ㎛ CMOS공정으로 제조하여 그 전기적 특성을 조사고 전기적 모델을 제시하였다. 비대칭형 n-MOSFET는 대칭형 n-MOSFET에 비해 포화영역의 드레인 전류는 감소하였으며, 선형영역의 저항은 증가하였다. 그리고 비대칭형 n-MOSFET에서 보다 낮은 기판 전류가 측정되었다. 측정결과를 찬조하여 비대칭 n-MOSFET를 회로설계에 용이하게 사용할 수 있도록 기존의 대칭형 소자 모델을 개선한 새로운 모델을 제시하였다. 이 모델링의 정확성을 MEDICI 시뮬레이션을 통해 확인하였고, 대부분의 게이트 폭 범위에서 계산된 비대칭 n-MOSFET의 포화 전류 값은 측정값과 거의 일치하였다.

Abstract ▼ AI-Helper 아이콘AI-Helper

Asymmetric n-MOSFET＇s for improving packing density have been fabricated with 0.35 ${\mu}{\textrm}{m}$ CMOS process. Electrical characteristics of asymmetric n-MOSFET show a lower saturation drain current and a higher linear resistance compared to those of symmetric devices. Substrate cur...

참고문헌 (10)

  1. Patrice Grignoux and Randall L. Geiger, 'Modeling of MOS Transistors with Nonrectangular-Gate Geometries,' IEEE Trans. Electron Devices, vol. ED-29, pp. 1261-1269, August 1982 

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  2. Jin-Kyu Park, Chang-Hoon Choi, Young-Kwan Park, Chang-Sub Lee, Jeong-Taek Kong, Moon-Ho Kim, Kyung-Ho Kim, Taek-Soo Kim, and Sang-Hoon Lee, 'A Characterization Tool for Current Degradation Effects of Abnormally Structured MOS Transistors,' Proceedings of the 1997 International Conference on Simulation of Semiconductor Processes and Devices, pp. 41-43, 1997 

    crossref

  3. Jaesung Lee, Kwangsoo Kim, Jinsu Han, Jaegab Kim and Hunsub Park, 'Electrical Characteristics of Ti-Salicided n-MOSFETs with Asymmetric Source/Drain Regions,' 1997 International Sym on VLSI Technology, System and Applications, pp. 34-36, June 1997 

  4. T. Ohzone and N. Matsuyama, 'Electrical characteristics of CMOSFET's with gates crossing source/drain regions at $90^{\circ}\;and\;45^{\circ}$ ,' Proc. IEEE 1995 Int. Conf. Microelectrion Test Structures, vol. 8, pp. 197-192, 1995 

  5. Hyunsang Hwang, Hyungsoon Shin, Dae-Gwan Kang, and Dong-Hyuk Ju, 'Current-crowding effect in diagonal MOSFET's,' IEEE Electron Device Letters, vol. 14, no. 6, pp. 289-291, 1993 

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  6. Tohru Mogami, Hitoshi Wakabayashi, Yukisige Saito, Toru Tatsumi, Takeo Matsuki, and Takemitsu Kunio, 'Low-Resistance Self-Aligned Ti-Silicide Technology for Sub-Quarter Micron CMOS Devices,' IEEE Trans. Electron Devices, vol. 43, pp. 932-939, 1996 

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  7. Jorge A. Kittl, Q. Z. Hong, M. Rodder, and T. Breedijk, 'Novel Self-Aligned Ti Silicide Process of Scaled CMOS Technologies with Low Sheet Resistance at $0.06-{\mu}m$ Gate Lengths,' IEEE Electron Device Letters, vol. 19, pp. 151-153, May 1998 

    상세보기 crossref

  8. Ron M. Kielkowski, SPICE Practical Device Modeling, McGraw-Hill Inc, 1995 

  9. Daniel P. Foty, MOSFET MODELING WITH SPICE Principles and Practice, Prentice-Hall Inc, 1997 

  10. A. El-Hennawy and Al-Ghamdi, 'Performance improvement of MOSFET lasers by using trapezoidal gate MOSFET's,' Proc. Inst. Elect. Eng., Circuits Device Syst., vol. 141, 1994, pp. 69-72 

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