실리콘 기판 위의 초기 산화막을 NO 열처리 및 재산화 공정방법으로 성장한 재산화된 질화산화막을 게이트 유전막으로 사용한 새로운 전하트랠형 기억소자로의 응용가능성과 계면트랩특성을 조사하였다. 0.35$\mu$m CMOS 공정기술을 사용하여 게이트 유전막은 초기산화막을 $800^{\circ}C$에서 습식 산화하였다 전하트랩영역인 질화막 층을 형성하기 위해 $800^{\circ}C$에서 30분간 NO 열처리를 한 후 터널 산화막을 만들기 위해 $850^{\circ}C$에서 습식 산화방법으로 재산화하였다. 프로그램은 11 V, 500$\mu$s으로 소거는 -l3 V, 1 ms의 조건에서 프로그래밍이 가능하였으며, 최대 기억창은 2.28 V이었다. 또한 11 V, 1 ms와 -l3 V, 1 ms로 프로그램과 소거시 각각 20년 이상과 28시간의 기억유지특성을 보였으며 $3 \times 10^3$회 정도의 전기적 내구성을 나타내었다. 단일접합 전하펌핑 방법으로 소자의 계면트랩 밀도와 기억트랩 밀도의 공간적 분포를 구하였다. 초기상태에서 채널 중심 부근의 계면트랩 및 기억트랩 밀도는 각각 $4.5 \times 10^{10}/{cm}^2$ 와 $3.7\times 10^{1R}/{cm}^3$ 이었다. $1 \times 10^3$프로그램/소거 반복 후, 계면트랩은 $2.3\times 10^{12}/{cm}^2$으로 증가하였으며, 기억트랩에 기억된 전하량은 감소하였다.
실리콘 기판 위의 초기 산화막을 NO 열처리 및 재산화 공정방법으로 성장한 재산화된 질화산화막을 게이트 유전막으로 사용한 새로운 전하트랠형 기억소자로의 응용가능성과 계면트랩특성을 조사하였다. 0.35$\mu$m CMOS 공정기술을 사용하여 게이트 유전막은 초기산화막을 $800^{\circ}C$에서 습식 산화하였다 전하트랩영역인 질화막 층을 형성하기 위해 $800^{\circ}C$에서 30분간 NO 열처리를 한 후 터널 산화막을 만들기 위해 $850^{\circ}C$에서 습식 산화방법으로 재산화하였다. 프로그램은 11 V, 500$\mu$s으로 소거는 -l3 V, 1 ms의 조건에서 프로그래밍이 가능하였으며, 최대 기억창은 2.28 V이었다. 또한 11 V, 1 ms와 -l3 V, 1 ms로 프로그램과 소거시 각각 20년 이상과 28시간의 기억유지특성을 보였으며 $3 \times 10^3$회 정도의 전기적 내구성을 나타내었다. 단일접합 전하펌핑 방법으로 소자의 계면트랩 밀도와 기억트랩 밀도의 공간적 분포를 구하였다. 초기상태에서 채널 중심 부근의 계면트랩 및 기억트랩 밀도는 각각 $4.5 \times 10^{10}/{cm}^2$ 와 $3.7\times 10^{1R}/{cm}^3$ 이었다. $1 \times 10^3$프로그램/소거 반복 후, 계면트랩은 $2.3\times 10^{12}/{cm}^2$으로 증가하였으며, 기억트랩에 기억된 전하량은 감소하였다.
Novel charge trap type memory devices with reoxidized oxynitride gate dielectrics made by NO annealing and reoxidation process of initial oxide on substrate have been fabricated using 0.35 $\mu \textrm{m}$ retrograde twin well CMOS process. The feasibility for application as NVSM memory d...
Novel charge trap type memory devices with reoxidized oxynitride gate dielectrics made by NO annealing and reoxidation process of initial oxide on substrate have been fabricated using 0.35 $\mu \textrm{m}$ retrograde twin well CMOS process. The feasibility for application as NVSM memory device and characteristics of traps have been investigated. For the fabrication of gate dielectric, initial oxide layer was grown by wet oxidation at $800^{\circ}C$ and it was reoxidized by wet oxidation at $800^{\circ}C$ after NO annealing to form the nitride layer for charge trap region for 30 minutes at $850^{\circ}C$. The programming conditions are possible in 11 V, 500 $\mu \textrm{s}$ for program and -13 V, 1ms for erase operation. The maximum memory window is 2.28 V. The retention is over 20 years in program state and about 28 hours in erase state, and the endurance is over $3 \times 10^3$P/E cycles. The lateral distributions of interface trap density and memory trap density have been determined by the single junction charge pumping technique. The maximum interface trap density and memory trap density are $4.5 \times 10^{10} \textrm{cm}^2$ and $3.7\times 10^{18}/\textrm{cm}^3$ respectively. After $10^3$ P/E cycles, interlace trap density increases to $2.3\times 10^{12} \textrm{cm}^2$ but memory charges decreases.
Novel charge trap type memory devices with reoxidized oxynitride gate dielectrics made by NO annealing and reoxidation process of initial oxide on substrate have been fabricated using 0.35 $\mu \textrm{m}$ retrograde twin well CMOS process. The feasibility for application as NVSM memory device and characteristics of traps have been investigated. For the fabrication of gate dielectric, initial oxide layer was grown by wet oxidation at $800^{\circ}C$ and it was reoxidized by wet oxidation at $800^{\circ}C$ after NO annealing to form the nitride layer for charge trap region for 30 minutes at $850^{\circ}C$. The programming conditions are possible in 11 V, 500 $\mu \textrm{s}$ for program and -13 V, 1ms for erase operation. The maximum memory window is 2.28 V. The retention is over 20 years in program state and about 28 hours in erase state, and the endurance is over $3 \times 10^3$P/E cycles. The lateral distributions of interface trap density and memory trap density have been determined by the single junction charge pumping technique. The maximum interface trap density and memory trap density are $4.5 \times 10^{10} \textrm{cm}^2$ and $3.7\times 10^{18}/\textrm{cm}^3$ respectively. After $10^3$ P/E cycles, interlace trap density increases to $2.3\times 10^{12} \textrm{cm}^2$ but memory charges decreases.
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문제 정의
본 연구에서 처음으로 재산화와 NO 열처리라는 새로운 공정방법을 이용한 게이트 유전막을 가지는 전하트랩형 비휘발성 기억소자를 제작한 후 전기적 특성 및 기억 특성을 조사하였다. 소자의 동작특성을 예측하기 위하여 단일접합 전하펌핑 방법을 재산화 질화산화막을 게이트 유전막으로 한 전하 트랩형 비휘발성 기억소자에 처음으로 적용하여 게이트의 계면트랩 및 질화산화막에서의 트랩의 분포를 조사하였다.
제안 방법
0.35 gm CMOS 공정기술을 이용하여 재산화 질화산화막을 게이트 유전막으로 사용한 새로운 전하트랩형 비휘발성 메모리 트랜지스터를 최초로 제작하였다. 제작된 소자의 메모리 특성은 감지불능 준위 0.
0.35 |im CMOS 공정기술을 이용하여 재산화 질화산화막을 게이트 유전막으로 사용한 비휘발성 메모리 트랜지스터를 제작하였다. 소자의 제작을 위하여 비저항이 9~12Q-cm이고, (100) 방향을 갖는 p형 실리콘웨이퍼를 사용하였다.
펀치 스루우(punch-through) 방지를 위해서 힐:로(halo) 이온을 주입하였고, 소스와 드레인은 LDD(Iightly doped drain) 구조로 하였다. BPSG(borophosphosiIicate glass)를 도포한 후 접촉장을 형성하고 Ti/AVTiAriN = 100/5000/100/800 A을 스퍼터링으로 다층구조의 금속배선을 증착하였다. 제작된 트랜지스터의 단면구조를 Fig.
2 A 떨어진 곳에 형성되었다. 단일 종류의 게이트 유전막을 갖는 MIS 구조의 계면트랩에 이용되는 전하펌핑 방법을 산화막 내에 질화층이 매몰된 형태를 가진 재산화 질화산화막 게이트 유전막 구조에서 Si-Si。? 계면트랩과 질화층의 벌크트랩 분포를 구하는데 적용하였다. 채널에 따른 계면트랩 및 메모리트랩을 단일접합 전하펌핑 방법을 사용하여 복잡한 수치해석 없이 실험값으로부터 쉽게 구할 수 있었다.
소자의 스케일 다운에도 불구하고 계면상태가 적층 ONO SONOS 소자보다 우수함을 보였으며, 새로운 공정기술로 양질의 터널 산화막을 얻었음을 알 수 있다[9]. 기억트랩은 Fig. 7의 전하펌핑 전류값에 대한 최고준위전압의 이동량, ZN也와 이론식 (9)를 이용하여 기억트랩 밀도의 공간적 분포를 구하였다. 채널의 기억트랩 밀도는 3.
기억트랩의 밀도분포를 결정하기 위하여 기억트랩의 전하를 완전히 비운상태에서 전하펌핑 전류를 측정하고 다시 프로그램에 의해 전하를 주입시켜 트랩을 완전히 채운 후 전하펌핑 전류를 측정한다. 이렇게 측정한 전하펌핑 전류의 최대값은 변화하지 않고 최고준위 전압 축을 따라 수평 이동하게 된다.
4 V로 조절한 상태에서 프로그램 전압을 인가하였다. 또한 소거특성은 +11V의 전압을 100 ms 동안 게이트에 인가하여 기억상태가 되도록 측정 초기상태의 문턱전압을 2.3 V로 조절한 후 소거전압을 인가하였다. Fig.
소자의 동작특성을 예측하기 위하여 단일접합 전하펌핑 방법을 재산화 질화산화막을 게이트 유전막으로 한 전하 트랩형 비휘발성 기억소자에 처음으로 적용하여 게이트의 계면트랩 및 질화산화막에서의 트랩의 분포를 조사하였다. 또한 프로그램/소거 반복에 따른 열화 특성을 조사하기 위하여 계면트랩과 기억된 전하량의 변화도 고찰하였다.
2: 1:10의 용액에서 유기물을 제거하고 HFI&O가 1 : 99 비율의 용액에서 60초간 자연산화막을 제거한 후 탈 이온수로 세정하였다. 세척한 웨이퍼는 습식 산화방법으로 1050°C에서 4000 A의 필드산화막을 형성하고 광식각으로 영역을 설정후 P형 우물을 만들기 위해서 다양한 에너지의 B+ 이온으로 주입하여 비가우시안 분포를 갖도록 하였다. 희생 산화막 230 A을 성장하고 문턱 조절을 위해서 BF; 이온을 주입하였다.
조사하였다. 소자의 동작특성을 예측하기 위하여 단일접합 전하펌핑 방법을 재산화 질화산화막을 게이트 유전막으로 한 전하 트랩형 비휘발성 기억소자에 처음으로 적용하여 게이트의 계면트랩 및 질화산화막에서의 트랩의 분포를 조사하였다. 또한 프로그램/소거 반복에 따른 열화 특성을 조사하기 위하여 계면트랩과 기억된 전하량의 변화도 고찰하였다.
이에 질소층이 존재하는 질화산화막을 형성시켰다. 실리콘 기판과 질화산화막의 질소층 사이에 새로운 산화막이 성장되도록 850°C에서 2분 1Q초간 재산화 공정을 실시하였다. 펀치 스루우(punch-through) 방지를 위해서 힐:로(halo) 이온을 주입하였고, 소스와 드레인은 LDD(Iightly doped drain) 구조로 하였다.
실리콘 표면에 성장시킨 67 A의 초기 산화막을 NO 분위기에서 열처리한 후 재산화한 게이트 유전막의 질소분포를 조사하기 위하여 M-SIMS(Magnetic Secondary Ion Mass Spectrometry) 를 이용하여 깊이분포를 분석하였으며 그 결과는 Fig. 3과 같다. 800°C에서 30분 동안 NO 열처리를 함으로써 Si-SiO2 계면에 질소가 축적되었음을 보여준다.
게이트 유전막은 초기 산화막을 800°C에서 습식산화법으로 67 A 두께로 성장시키고, 8O0°C에서 30분간 NO 열처리 공정을 실시하여 실리콘기판과 산화막 시.이에 질소층이 존재하는 질화산화막을 형성시켰다. 실리콘 기판과 질화산화막의 질소층 사이에 새로운 산화막이 성장되도록 850°C에서 2분 1Q초간 재산화 공정을 실시하였다.
실리콘 기판과 질화산화막의 질소층 사이에 새로운 산화막이 성장되도록 850°C에서 2분 1Q초간 재산화 공정을 실시하였다. 펀치 스루우(punch-through) 방지를 위해서 힐:로(halo) 이온을 주입하였고, 소스와 드레인은 LDD(Iightly doped drain) 구조로 하였다. BPSG(borophosphosiIicate glass)를 도포한 후 접촉장을 형성하고 Ti/AVTiAriN = 100/5000/100/800 A을 스퍼터링으로 다층구조의 금속배선을 증착하였다.
세척한 웨이퍼는 습식 산화방법으로 1050°C에서 4000 A의 필드산화막을 형성하고 광식각으로 영역을 설정후 P형 우물을 만들기 위해서 다양한 에너지의 B+ 이온으로 주입하여 비가우시안 분포를 갖도록 하였다. 희생 산화막 230 A을 성장하고 문턱 조절을 위해서 BF; 이온을 주입하였다. 희생 산화막을 제거하고 게이트 유전막을 성장시켰다.
희생 산화막 230 A을 성장하고 문턱 조절을 위해서 BF; 이온을 주입하였다. 희생 산화막을 제거하고 게이트 유전막을 성장시켰다. 게이트 유전막은 초기 산화막을 800°C에서 습식산화법으로 67 A 두께로 성장시키고, 8O0°C에서 30분간 NO 열처리 공정을 실시하여 실리콘기판과 산화막 시.
대상 데이터
35 |im CMOS 공정기술을 이용하여 재산화 질화산화막을 게이트 유전막으로 사용한 비휘발성 메모리 트랜지스터를 제작하였다. 소자의 제작을 위하여 비저항이 9~12Q-cm이고, (100) 방향을 갖는 p형 실리콘웨이퍼를 사용하였다. 80°C에서 10분간 NH4OH:H2O2:H2O = 0.
전하펌핑 펄스는 상승시간과 하강시간이 각각 5 ns, 50%의 듀티 싸이클(duty cycle)을 갖는 구형파를 사용하였으며 주파수는 100 kHz이었다. 인가되는 펄스의 한주기동안 실리콘 표면을 축적과 반전모드로 반복할 수 있도록 하기 위해 전하펌핑 실험에서 게이트에 인가하는 펄스는 기저준위 전압을 -IV로 고정시키고 최고준위 전압을 1.
성능/효과
800°C에서 30분 동안 NO 열처리를 함으로써 Si-SiO2 계면에 질소가 축적되었음을 보여준다. 85O°C에서 2분 10초간의 습식 재산화를 수행한 후, 질소 피이크는 계면으로부터 산화막의 표면 쪽으로 14.2 A 떨어진 곳에 위치한 것으로 보아 재산화를 통해 얇은 산화막이 새롭게 형성되었음을 알수 있었다. Si-SiO2 계면 근처에도 적은 양의 질소가 분포함을 보여준다.
10과 같다. 게이트 전압의 변화에 따른 전하펌핑 전류곡선의 모양은 비슷하였고 프로그램/소거 반복에 따른 열화에 의해 전류의 크기가 커졌다. 이것은 채널을 따라 계면트랩의 증가에 의해 전하펌핑 전류가 증가함을 나타내는 것이다.
계면트랩의 분포는 열화 후에도 채널 전 영역에서 고르게 분포하며 채널 중심에서의 계면트랩 밀도는 초기상태, 프로그램/소거를 5X102, IX103 반복한 경우 각각 4.5X 10'°/cm2, 1.9X10, 2/cm2, 2.3X 10l2/cm2S 증가하였다.
의 채널의 중심부분보다 계면트랩이 많이 생성되었다. 소자의 스케일 다운에도 불구하고 계면상태가 적층 ONO SONOS 소자보다 우수함을 보였으며, 새로운 공정기술로 양질의 터널 산화막을 얻었음을 알 수 있다[9]. 기억트랩은 Fig.
채널에 따른 계면트랩 및 메모리트랩을 단일접합 전하펌핑 방법을 사용하여 복잡한 수치해석 없이 실험값으로부터 쉽게 구할 수 있었다. 계면트랩 밀도는 채널 전 영역에 걸쳐 균일하게 qSXlO’O/cn?였으며, 계면에 분포한 질소가 트랩을 패시베이션 했기 때문에 적층형 ONO 구조보다 우수하였다. 메모리트랩은 3.
35 gm CMOS 공정기술을 이용하여 재산화 질화산화막을 게이트 유전막으로 사용한 새로운 전하트랩형 비휘발성 메모리 트랜지스터를 최초로 제작하였다. 제작된 소자의 메모리 특성은 감지불능 준위 0.4 V를 고려할 때 11 V 500 gs, -13 V 1ms에서 스위칭이 가능하였으며 최대 기억창은 2.28 V이었다. 기억과 소거 상태에서의 기억유지 특성은 각각 20년 이상과 28시간이었으며, 내구성은 3000회 이상이었다.
단일 종류의 게이트 유전막을 갖는 MIS 구조의 계면트랩에 이용되는 전하펌핑 방법을 산화막 내에 질화층이 매몰된 형태를 가진 재산화 질화산화막 게이트 유전막 구조에서 Si-Si。? 계면트랩과 질화층의 벌크트랩 분포를 구하는데 적용하였다. 채널에 따른 계면트랩 및 메모리트랩을 단일접합 전하펌핑 방법을 사용하여 복잡한 수치해석 없이 실험값으로부터 쉽게 구할 수 있었다. 계면트랩 밀도는 채널 전 영역에 걸쳐 균일하게 qSXlO’O/cn?였으며, 계면에 분포한 질소가 트랩을 패시베이션 했기 때문에 적층형 ONO 구조보다 우수하였다.
트랩특성 조사 결과로부터 재산화 질화산화막 공정은 전하트랩형 비휘발성 기억소자의 게이트 유전막 제작을 위한 새로운 공정기술로 활용할 수 있음을 확인 할 수 있었다.
이것은 단일접합 전하펌핑 실험을 하는 동안 기억트랩에 트랩된 전하들이 디트래핑 되었기 때문이다. 프로그램/소거 반복에 의한 열화에 의해 계면트랩이 증가하여 기억유지 특성이 감소하였다. 또한 게이트 가장자리로 갈수록 계면트랩이 많이 존재하기 때문에 기억된 전하들이 더 많이 디트래핑되어 기억된 전하량이 채널 중심부분보다 더욱 감소된 것을 보여준다.
후속연구
현재의 초박막 적층 ONO 게이트 유전막 형성 공정에는 불가피하게 도입되는 자연 산화막에 의한 터널 산화막질의 저하와 질화막 위에 블로킹 산화막을 성장 할 때 질화막의 산화에 따른 질화막 두께의 조절이 어렵다. 이러한 적층 ONO 게이트 유전막의 문제점을 해결하고 공정을 간단히 하기위한 새로운 공정기술을 개발할 필요가 요구된다. 초기산화막을 형성한 후, NO 열처리하면, 질소가 Si-Si。? 계면에 축적되면서 질화산화막이 형성되고, 재산화를 실시하면 실리콘표면에 양질의 산화막이 형성되어, 산화막내에 .
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