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고속 FFT 연산을 위한 새로운 DSP 명령어 및 하드웨어 구조 설계
Design of New DSP Instructions and Their Hardware Architecture for High-Speed FFT 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.39 no.11 = no.305, 2002년, pp.62 - 71  

이재성 (韓國電子通信硏究院) ,  선우명훈 (亞州大學校 電子工學部)

초록
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본 논문은 고속의 FFT 연산을 위한 DSP(Digital Signal Processor) 명령어와 그 하드웨어 구조를 제안한다. 제안된 명령어는 MAC 연산에 의존하는 기존의 DSP 칩과는 다른 새로운 연산 과정을 수행한다. 본 논문은 새로운 명령어의 원활한 수행을 위한 데이터 연산 유닛(Data Processing Unit : DPU)의 하드웨어 구조를 제안한다. 제안된 명령어 및 하드웨어 구조는 기존의 DSP 칩과 비교하여 FFT 연산 속도가 2배 향상되었다. 제안된 구조는 Verilog HDL을 사용하여 설계되었으며 0.35 ${\mu}m$ 표준 셀 라이브러리를 사용하여 수행되었다. 분석 결과 최대 동작 주파수는 약 144.5 MHz이다.

Abstract ▼ AI-Helper 아이콘AI-Helper

This paper presents new DSP (Digital Signal Processor) instructions and their hardware architecture for high-speed FFT. the instructions perform new operation flows, which are different from the MAC (Multiply and Accumulate) operation on which existing DSP chips heavily depend. The proposed DPU (Dat...

주제어

#명령어   #하드웨어 구조  

참고문헌 (20)

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