[논문]6H-SiC MOSFET과 디지털 IC 제작

김영석; 오충완; 최재승; 송지헌; 이장희; 이형규; 박근형

doi:10.4313/jkem.2003.16.7.584

문제 정의

본 논문에서는 SiC MOSFET과 디지털 회로의 검증을 위해 위와 같이 공정에 변화를 주었는데, 이들의 영향을 조사하기 위하여 여러가지 소자 및 기본 IC들을 제작하였다. SiC MOSFET으로는 NMOS와 PMOS 기본 소자, SiC 디지털 IC로는 CMOS 인버터, NMOS와 부하저항으로 구성된 인버터, NAND, NOR 등을 제작하고 특성을 분석하였다.
본 논문에서는 위에서 서술된 여러 공정들의 문제점들을 파악하고, 특히 불순물 활성화 실험을 위하여 표 1과 같이 두 가지 샘플을 제작하였다. 샘플 1은 1600 ℃ 40분 조건의 고온 열처리를 행하였으며, 샘플 2는 엑시머 레이저 열처리를 적용하였다.
이러한 고온 열처리의 문제점들을 보완하기 위한 방법으로 엑시머 레이저를 이용한 활성화 방법도 사용하고 있다[6]. 본 논문에서는 이러한 두 가지 불순물 활성화 방법이 소자 및 회로에 미치는 영향을 보기 위하여, 1600 ℃ 고온 열처리와 엑시머 레이저 활성화 방법을 이용한 샘플로 나누어서 소자 및 회로를 제작하고 그 특성을 측정하였다.
샘플 1은 고온 열처리 시간이 길기 때문에 게이트 산화막을 더 두껍게 형성하여 스텝-번칭에 의한 소자의 결함을 최소화해 보기 위해서이다. SiC 소자 및 회로의 게이트는 Mo 금속을 이용하였다.
그 이유 중의 하나로 고온 열처리 공정의 온도가 너무 높기 때문에 스텝-번칭 등과 같은 여러 가지 문제를 일어 켜서 칩 수율이 하락한 것으로 판단된다. 이 점을 고려하여 본 논문에서는 다음의 엑시머 열처리로 불순물을 활성화하는 공정을 개발하여 소자와 회로를 제작하고 측정하였다.

가설 설정

이 값들은 예상된 NMOS 및 PMOS의 목표 문턱 전압(각각 3 V, -3 V)보다 훨씬 높게 나왔는데 이것은 다음과 같은 이유들 때문이라고 판단된다. 첫 번째로, 게이트 산화막 두께의 증가이다. 고온 불순물 활성화 열처리 공정에서 시간을 40분으로 한 결과 표면에 스텝-번칭이발생하였다.

제안 방법

그러나 공정의 단순화를 위하여 모두 동시에 1600 ℃ 에서 불순물들을 활성화하였다. 1600 ℃ 고온 열처리를 하는 샘플 1은 불순물 이온 주입이 완료된 후, 고온 열처리를 할 동안 표면 손상을 최소화하기 위하여, 20 nm 두께의 희생 산화막을 형성하고 불순물 활성화를 하였다. 그리고, 게이트 산화막을 형성할 때 1150 ℃에서 습식 산화 방법으로 60 nm를 형성하였다.
Mo 게이트를 사용한 6H-SiC CMOS MOSFET 과 기본 디지털 회로인 인버터, NAND, NOR 등을 설계, 레이아웃, 제작하여 상온과 300 ℃ 에서 동작을 확인하였다. 특히, 불순물 활성화 공정의 영향을 보기 위하여 1600 ℃ 고온 열처리와 레이저 어닐링 두 가지 방법을 사용하였다.
SiC 소자 및 회로의 게이트는 Mo 금속을 이용하였다. N* 형과 P*형 접합 물질로는 NW Ti을 30 飾과 5 nm 를 증착한 후 샐 리 사이드(salicide) 방법으로 합금화 어닐 공정을 하였으며, 알루미늄을 사용하여 금속 배선 공정을 하였다.
먼저, 강하게 N형으로 도핑된 400 Pm 두께의 SiC 웨이퍼 위에 질소가 5시。'5 cm~3으로 도핑된 5 Um 두께의 에피층을 성장시켜 MOSFET 제작을 위한 기판으로 사용하였다. NMOS 를 위한 P형 우물, N+ 소스와 드레인, PMOS의 P+ 소스와 드레인은 각각 붕소, 질소, 알루미늄을 이온 주입하여 형성하였다. 원하는 농도 프로파일을 갖도록 하기 위해 적당한 이온 주입 에너지와 주입량에 대한 조건들이 조합된 다중 이온 주입을 하였으며, 불순물의 이온 주입을 용이하도록 하기 위해 650 ℃의 온도를 유지하였다.
기본 IC들을 제작하였다. SiC MOSFET으로는 NMOS와 PMOS 기본 소자, SiC 디지털 IC로는 CMOS 인버터, NMOS와 부하저항으로 구성된 인버터, NAND, NOR 등을 제작하고 특성을 분석하였다. 본 논문의 구성은 다음과 같다.
원하는 농도 프로파일을 갖도록 하기 위해 적당한 이온 주입 에너지와 주입량에 대한 조건들이 조합된 다중 이온 주입을 하였으며, 불순물의 이온 주입을 용이하도록 하기 위해 650 ℃의 온도를 유지하였다. 또한 주입된 불순물을 활성화시키기 위해 1600 笆에서 40분간 열처리를 수행하였다. 열처리 온도는 실리콘을 이용한 공정에 비해 매우 높기때문어〕, 폴리실리콘 게이트 형성 이후에는 적용할 수 없는 고온 공정이다.
N* 이온주입 후 시편 위에 이온 주입 차단막용 화학기상증착(CVD) 산화막과 희생 산화막을 남겨둔 후 질소 분위기의 실온에서 시료의 표면에 직각 방향으로 엑시머 레이저 빔을 쪼여 주었다. 레이 저의 파장은 308 nm 의 XeCl 선이고 시료 표면에서 빔의 크기가 3x1 前, 평균 광 세기가 1.0 J/cnf 되도록 렌즈 등을 조절하여 폭이 20 ns 인 펄스를 4 회 조사 (irradiation)하여 이온 주입된 불순물을 활성화하였다. 1150 ℃ 에서 습식 산화 방법으로 43 nm의 게이트 산화막을 형성하였다.
샘플 1은 1600 ℃ 40분 조건의 고온 열처리를 행하였으며, 샘플 2는 엑시머 레이저 열처리를 적용하였다. 불순물 이온 주입 및 고온 불순물 활성화 공정은 표 2의 조건들[7]을 이용하였다.
앞 장에서 소개된 SiC 공정에 의해 제작된 샘플들은 반도체 소자 분석기(HP-4156)를 이용하여 6H-SiC NMOS 및 PMOS 소자들 측정 및 분석하고, 디지털 IC 회로들은 반도체 소자 분석기 (HP-4156)의 펄스 발생기와 모니터를 사용하여 측정하였다.
NMOS 를 위한 P형 우물, N+ 소스와 드레인, PMOS의 P+ 소스와 드레인은 각각 붕소, 질소, 알루미늄을 이온 주입하여 형성하였다. 원하는 농도 프로파일을 갖도록 하기 위해 적당한 이온 주입 에너지와 주입량에 대한 조건들이 조합된 다중 이온 주입을 하였으며, 불순물의 이온 주입을 용이하도록 하기 위해 650 ℃의 온도를 유지하였다. 또한 주입된 불순물을 활성화시키기 위해 1600 笆에서 40분간 열처리를 수행하였다.
이와 같이 고온 열처리와 엑시머 레이저를 이용해 불순물을 활성화하는 공정으로 기본 NMOS, PMOS, 인버터, NAND 및 NOR 회로 등을 제작하고 평가하였다. 고온 열처리 공정으로도 소자를 제작할 수수율 면에서 수율면에서 상당히 불리하다는 것을 확인하였다.
확인하였다. 특히, 불순물 활성화 공정의 영향을 보기 위하여 1600 ℃ 고온 열처리와 레이저 어닐링 두 가지 방법을 사용하였다.

대상 데이터

SiC 웨이퍼 위에 질소가 5시。'5 cm~3으로 도핑된 5 Um 두께의 에피층을 성장시켜 MOSFET 제작을 위한 기판으로 사용하였다. NMOS 를 위한 P형 우물, N+ 소스와 드레인, PMOS의 P+ 소스와 드레인은 각각 붕소, 질소, 알루미늄을 이온 주입하여 형성하였다.
결함을 최소화해 보기 위해서이다. SiC 소자 및 회로의 게이트는 Mo 금속을 이용하였다. N* 형과 P*형 접합 물질로는 NW Ti을 30 飾과 5 nm 를 증착한 후 샐 리 사이드(salicide) 방법으로 합금화 어닐 공정을 하였으며, 알루미늄을 사용하여 금속 배선 공정을 하였다.
실험에 사용된 SiC CMOS 공정을 그림 1에 나타내었다. 먼저, 강하게 N형으로 도핑된 400 Pm 두께의 SiC 웨이퍼 위에 질소가 5시。'5 cm~3으로 도핑된 5 Um 두께의 에피층을 성장시켜 MOSFET 제작을 위한 기판으로 사용하였다.

성능/효과

01252 必/V의 최대 값을 가졌다. NMOS가 PMOS에 비해 약 100 배 정도 많은 전류가 흘렀고, 트랜스 컨덕턴스값도 약 100 배 정도의 차이가 있음을 확인하였다.
온도가 증가할수록 문턱 전압이 감소하는 것은 계면 상태 밀도의 영향으로 [8], 이로 인하여 온도가 상온에서 300 ℃ 로 증가하면 포화 전류가 약 2배 증가하였으며, 인버터 회로에 사용된 부하저항은 약 6 배 감소하였다. NMOS와 부하저항으로 구성된 인버터의 특성을 상온과 300 笆에서 평가한 결과, 상승 및 하강 지연시간이 상온에서 각각 3.57 ms, 3.55 ms이며, 300 ℃에서는 각각 L67 ms, 1.53 ms로 감소하였다. 이것은 포화전류의 증가와 부하저항의 감소 때문으로 추정된다.
제작하고 평가하였다. 고온 열처리 공정으로도 소자를 제작할 수수율 면에서 수율면에서 상당히 불리하다는 것을 확인하였다. 이 대안으로 엑시머레이저 공정을 이용하여 기본 소자와 디지털 회로 등을 제작할 수도 있다는 것을 본 논문에서 확인하였다.
활성화한 것이다. 기본 소자인 NMOS 와 PMOS는 동작하였으며 문턱 전압이 각각 9.8 V와 -26.1 V로 목표 문턱 전압보다 훨씬 높았다. 그 이유로 스텝-번칭의 영향을 줄이기 위해 두껍게 성장한 게이트 산화막, 외부 게이트 전극과 내부 게이트 전극 간의 커패시턴스 커플링 등의 영향이라고 생각된다.
이 현상이 소자에 미치는 영향을 최소화하기 위하여, 습식 게이트 산화막 성장 조건을 기존보다 2 배 늘려 4시간 20분으로 600 A을성장시킨 것이 문턱 전압을 증가시켰다. 두 번째로, 게이트 산화막 공정의 추가된 열량으로 인한 불순물 활성화 비율의 증가를 생각할 수 있다. 그러나 SiC 기판에 주입된 B+의 활성화 온도가 매우 높기 때문에, 게이트 산화막 형성 시에 추가된 열량에 의해 발생한 문턱 전압의 상승 효과는 그다지 크지 않을 것으로 판단한다.
실온에서 드레인에 10 V, 게이트에 17 V를 인가하였을 때 201 泌의 드레인 전류가 흐른다. 드레인 전압을 0.1 V로 인가한 상태에서 트랜스컨덕턴스를 측정한 결과 게이트 전압이 14 V일 때 1.2 函/V의 최대값을 가졌다. PMOS는 채널 폭과 길이가 각각 20 ㎛와 5 ㈣이고 채널 방향이 수평 방향이다.
15 必의 드레인 전류가 흐른다. 드레인 전압을 1 V로 인가한 상태에서 트랜스컨덕턴스를 측정한 결과 게이트 전압이 -30 V일 때 -0.01252 必/V의 최대 값을 가졌다. NMOS가 PMOS에 비해 약 100 배 정도 많은 전류가 흘렀고, 트랜스 컨덕턴스값도 약 100 배 정도의 차이가 있음을 확인하였다.
이것은 포화전류의 증가와 부하저항의 감소 때문으로 추정된다. 또한 NAND와 NOR 회로에 입력 펄스를 인가하여 NAND 및 NOR 논리 동작이 됨을 확인하였다.
샘 플 1에서 제 작된 NMOS와 PMOS의 문턱 전압을 외삽법으로 구한 결과 각각 9.8 V 와 -26.1 V 를 나타내었다. 이 값들은 예상된 NMOS 및 PMOS의 목표 문턱 전압(각각 3 V, -3 V)보다 훨씬 높게 나왔는데 이것은 다음과 같은 이유들 때문이라고 판단된다.
고온 열처리 공정으로도 소자를 제작할 수수율 면에서 수율면에서 상당히 불리하다는 것을 확인하였다. 이 대안으로 엑시머레이저 공정을 이용하여 기본 소자와 디지털 회로 등을 제작할 수도 있다는 것을 본 논문에서 확인하였다.
58 V이다. 이처럼 SiC를 이용하여 디지털회로를 설계하여 제작 평가한 결과 상온 및 고온에서 신뢰성 있게 동작됨을 확인할 수 있었다.

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