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문제 정의
- 본 연구에서는 질화 막 (nitride)/TEOS 스페이서 (spacer)를 이 용한 자 기정 열 (self-align)구조의 고밀도 전력 DMOSFET를 3장의 마스크로 구현할 수 있는 새로운 방법을 제안하고 전기적 특성을 분석하였다. 또한, 트랜치 식각 후 수소 어닐링 (hydrogen annealing) 공정을 적용하여 트랜치 코너 부분을 라운딩 (rounding)함으로써 게이트 산화막 및 소자의 신뢰성을 향상시켰다.
제안 방법
- 「를 첨가하는 경우 F에 의한 화학 반응이 증대되어 횡방향 식각이더 발생한 것으로 사료된다. 다음으로 식각 가스에 의한 표면 거친기릍 AFM (atomic force microscope)으로 분석하였다.
- 이어서 두께 400 A 인 산화막을 성장하고, 1600 A 인 질화막을 LPCVD로 증착한 후 트랜치 마스크를 적용하여 질화 막과 산화막을 건식 식각하였다. 다음으로 트랜치 게이트의 채널을 형성하기 위하여 BF2 이온 주입과 1150 °C 확산 공정을 통하여 접합 깊이 약 1.5 例의 p-well 영역을 형성하였다. 이어서 셀 피치를 줄여 고밀도 DMOSFET를 구현하고 n+ 소스 영역을 자기 정열하기 위하여 트랜치 식각 전에 산화막 스페이서를 형성하였다.
- 구현하였다. 또한, 산화막 및 질화 막 증착과 etch-back 공정으로 n+ 소스 및 p+ body pick-up을 자기 정열 방법으로 총 3개의 마스크 만을 이용하여 DMOSFET를 구현할 수 있어 공정 단계를 크게 간소화할 수 있는 새로운 공정 방법을 제시하였다. 또한, 트랜치 식각 공정에서 브롬계 HBr 가스를 기본으로 He-OVSiHi, He-OVCF^ 등의 첨가 가스의 종류와 비를 변화하면서 트랜치 단면 식각 특성, 표면 거칠기 등을 조사한 결과 HBr/He-O?/SiH4 가스를 사용한 에경우 HBr/He-OVCF^ 에 비하여 횡 방향 식각이 감소하였고 트랜치 코너부의 결정결함 발생이 최소화되었다.
- 또한, 트랜치 식각 후 수소 어닐링 (hydrogen annealing) 공정을 적용하여 트랜치 코너 부분을 라운딩 (rounding)함으로써 게이트 산화막 및 소자의 신뢰성을 향상시켰다.
- 본 연구에서는 3장의 마스크 (트랜치 폴리 게이트, 메탈)와 질화 막/TEOS 증착막을 이용하여 자기정열된 트랜치 게이트 DMOSFET를 구현하였다. 그림 1은 트랜치 게이트 DMOSFET의 공정 순서도이고, 본 연구에서 구현한 DMOSFET의 소자구조는 그림 1(e) 와 같다.
- 본 연구에서는 산화막 스페이서를 이용하여 트랜치 피치를 감소 시켜 집적도가 三게 향상된 전력 DMOSFET를 구현하였다. 또한, 산화막 및 질화 막 증착과 etch-back 공정으로 n+ 소스 및 p+ body pick-up을 자기 정열 방법으로 총 3개의 마스크 만을 이용하여 DMOSFET를 구현할 수 있어 공정 단계를 크게 간소화할 수 있는 새로운 공정 방법을 제시하였다.
- 본 연구의 핵심 과제인 트랜치 식각에 대한 실험 결과로서 트랜치 식각 공정은 브룸계 HBr 가스를 기본으로 He-O/SiH, , He-Q/CF」등의 첨가 가스의 종류와 비를 변화하면서 트랜치 단면 식각특성, 표면 거칠기 등을 조사하였다.
- 다음으로 p+ well pick-up도 Os-TEOS 증착, etch-back 및 질화 막 식 각 공정 단계로 자기정 열하고 bf2 이온 주입 공정으로 형성하고, 알루미늄 증착과 식각 과정으로 전극을 형성하였다. 상기의 DMOSFET 제조 공정에서 보는 바와 같이 본 연구에서는 산화막 스페이서를 이용함으로써 폭이 좁은 트랜치를 형성하여 집적도를 향상 시킬 수 있었고, n+ 소스 및 p+ well pick-up을 자기 정열 방법으로 구현하여 마스크 수를 줄이고 공정 단계를 크게 간소화하였다.
- 0 “m, 불순물 농도 2x10" /cm" 의 에피층 (epitaxial layer)을 성장하였다. 이어서 두께 400 A 인 산화막을 성장하고, 1600 A 인 질화막을 LPCVD로 증착한 후 트랜치 마스크를 적용하여 질화 막과 산화막을 건식 식각하였다. 다음으로 트랜치 게이트의 채널을 형성하기 위하여 BF2 이온 주입과 1150 °C 확산 공정을 통하여 접합 깊이 약 1.
- 5 例의 p-well 영역을 형성하였다. 이어서 셀 피치를 줄여 고밀도 DMOSFET를 구현하고 n+ 소스 영역을 자기 정열하기 위하여 트랜치 식각 전에 산화막 스페이서를 형성하였다. 산화막 스페이서는 TEOS 산화막 증착과 RIE (reactive ion etching) etch-back 공정으로 이루어지고, 이때 증착된 TEOS 산화막 두께는 후속 트랜치 폭을 결정하는 요소가 된다 (그림 lb).
- 4 例)에 비하여 절 반 이상으로 감소시킨 결과로 DMOSFET의 집적도를 크게 향상시킬 수 있다. 트랜치 식각 공정은 본 연구의 핵심 과제로 식각 가스비에 따른 식각 단면, 표면 거칠기 및 수소 어닐링 효과에 의한 코너 라운딩에 대한 실험 결과는 전체 DMOSFET 공정과정을 설명한 이후에 따로 기술하였다. 트랜치 식각후산화막 스페이서를 제거하고 희생 산화막 (sacrificial oxide) 성장과 식각 공정을 통하여 트랜치 표면 손상을 제거하고, 비소 (arsenic) 이온 주입으로 n+ 소스 영역을 형성하였다.
- 또한, 트랜치 식각 공정에서 브롬계 HBr 가스를 기본으로 He-OVSiHi, He-OVCF^ 등의 첨가 가스의 종류와 비를 변화하면서 트랜치 단면 식각 특성, 표면 거칠기 등을 조사한 결과 HBr/He-O?/SiH4 가스를 사용한 에경우 HBr/He-OVCF^ 에 비하여 횡 방향 식각이 감소하였고 트랜치 코너부의 결정결함 발생이 최소화되었다. 트랜치 식각 후 수소 어닐링 공정에 의한 실리콘 원자 이동 특성을 유도하여 트랜치 코너부를 라운딩 함으로써 게이트 순卜하-므上의 절연 파괴 시간 및 F-N 터널링에 의한 누설 전류 특성을 향상시켰다. 제작한 DMOSFET 의 특성 on-저항은 0.
- 트랜치 식각 공정은 본 연구의 핵심 과제로 식각 가스비에 따른 식각 단면, 표면 거칠기 및 수소 어닐링 효과에 의한 코너 라운딩에 대한 실험 결과는 전체 DMOSFET 공정과정을 설명한 이후에 따로 기술하였다. 트랜치 식각후산화막 스페이서를 제거하고 희생 산화막 (sacrificial oxide) 성장과 식각 공정을 통하여 트랜치 표면 손상을 제거하고, 비소 (arsenic) 이온 주입으로 n+ 소스 영역을 형성하였다. N+ 소스 이온 주입 영역은 그림lc와 같이 TEOS 스페이서를 제거함으로써 별도의 마스크 없이 자기 정열되며, 비소 이온 주입 시 트랜치 바닥과 코너에도 주입되어 후속 게이트 산화막 성장 시 트랜치 코너 부분에 두꺼운 산화막을 성장시키는 효과가 있어 게이트 산화막의 신뢰성을 향상시킬 수 있다.
성능/효과
- HBr/ He-O2 가스에 SiH, 가스와 CF4 가스를 첨가한 경우 peak-to-valley 표면 거칠기는 각각 17A과 65 A으로 나타나, SiHi를 첨가하는 경우 표면 거칠기가 약 1/4로 작게 나타나 표면 특성이 크게 향상됨을 알 수 있었다. CF」를 첨가하는 경우 표면 거칠기가 증가하는 것은 식각 과정에서 C-F계열의 폴리머가 형성되기 때문인 것으로 사료된다.
- 二림 7은 수소 어닐링에 의한 코 터 라운딩 공정을 적용한 경우 게이트 산화막의 항복 전압 및 Fowler-Nodheim (F-N) tunneling 특성을 측정한 결과이다. 二림의 결과와 같이 수소 어닐링을 수행한 게이트 산화막의 항복 전압이 높고, F-N tunneling 전류가 흐르기 시작하는 전압도 높게 나타났다. 이것은 수소 어닐링에 의하여 트랜치 코너부가 라운딩 되므로 트랜치 코너의 전계가 완화되고 균일한 두께의 게이트 산화막이 성장되었기 때 푼이며 20V 이하의 게이트 전압에서 누설전류 약 O.
- 하였다. 그림과 같이 수소 어닐링 공정을 진행한 게이트 산화막의 절연 파괴 시 간 (time to dielectric breakdown)이 수소 어닐링 공정을 수행하지 않은 게이트 산화막에 비하여 훨씬 길게 나타나 신뢰성 특성이 우수함을 확인할 수 있었다.
- 이러한 트랜치 코너부의 변화된 결정 방향 (crystal orientation)이 변화된 결과 트랜치 코너부의 산화막 성장율을 증가 시켜 트랜치 계면을 따라 균일한 산화막 성 장이 가능하게 된다. 따라서, 수소 어닐링에 의한 코너 라운딩 방법은 게이트 전계를 감소시킬 뿐만 아니라, 균일한 산화막 성장이 가능하게 되어 게이트 산화막의 전기적 특성 및 장기적 신뢰성을 크게 향상시킬 수 있다.
- CF」를 첨가하는 경우 표면 거칠기가 증가하는 것은 식각 과정에서 C-F계열의 폴리머가 형성되기 때문인 것으로 사료된다. 따라서, 후속 산화막 성장 및 폴리 게이트 채움 공정과 표면 거친기 등의 식각 특성을 고려하면 트랜치 식각의 최적 식각 가스는 HBr/He-Oa/SiH^ 형태임을 알 수 있었다.
- 위한 TEM 사진이다. 사진에서 보는 바와 같이 실리콘과 에폭시층 사이에 28 A 두께의 잔류 막이 형성되어 있고, 트랜치 식각에 의한 결정결함은 거의 단 원자층 수준에서 존재하거나 결정결함이 없는 것으로 분석되었다. 이는 일반적인 트랜치 식각에서 식각면의 결정 결함 층이 수 십 A 존재하는 기존 연구 결과를[9] 크게 개선한 것으로, 본 연구의 경우 약 28A의 비교적 두꺼운 잔류 막이 형성이 가능하여 식각 이온들이 실리콘 표면에 충돌하는 과정에서 잔류 막이 충돌 에너지의 상당량을 흡수하여 결정 결함 발생이 억제된 것으로 판단된다.
- 실리콘 트랜치 형성 과정에서의 결정 결함, 오염, 표면 거칠기 (surface roughness), 측면 벽의 기울기 등은 후속 게이트 산화막 형성과 다결정 실리콘 전극 채움 (filling)과 소자의 누설전류 및 신뢰성 특성에 직접 영향을 미친다. 상기와 같이 트랜치 식각 공정 에 자 기정 열 방법을 적용함으로써 결과 폭 0.7 f/m, 셀 피치 (cell pitch)를 2.4 四로 축소한 양호한 형태의 트랜치 구조를 형성할 수 있었다. 이는 기존 소자의 셀 피치 (7.
- cm2 로 매우 낮은 값으로 측정되었다. 이 결과는 셀 피치가 7.4 例이고 6개 마스크를 사용하여 구현한 기존 DMOSFET의 cm-저항 보다 약 45 % 이상 낮은 값으로(泪-저항 특성이 매우 우수하였다. On-저항 특성이 낮은 이유는 트랜치의 피치를 감소하였고, 자기 정열 공정을 적용함으로써 셀 밀도를 증가시켰기 때문이며, 본 공정을 적용하는 경우 100 Mcell/inch2^ 고 집적이 가능하다.
- 사진에서 보는 바와 같이 실리콘과 에폭시층 사이에 28 A 두께의 잔류 막이 형성되어 있고, 트랜치 식각에 의한 결정결함은 거의 단 원자층 수준에서 존재하거나 결정결함이 없는 것으로 분석되었다. 이는 일반적인 트랜치 식각에서 식각면의 결정 결함 층이 수 십 A 존재하는 기존 연구 결과를[9] 크게 개선한 것으로, 본 연구의 경우 약 28A의 비교적 두꺼운 잔류 막이 형성이 가능하여 식각 이온들이 실리콘 표면에 충돌하는 과정에서 잔류 막이 충돌 에너지의 상당량을 흡수하여 결정 결함 발생이 억제된 것으로 판단된다. 또한, 트랜치 게이트 DMOFET의 경우 채널이 트랜치 면을 따라 형성되므로 트랜치 코너 부분에 전계 (electric field)가 집중되어 게이트 산화막의 누설 전류를 증가시키거나, 심각한 경우 산화막을 파괴하는 요인이 된다.
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