[논문]지문인식센서용 회로설계

남진문; 정승민; 이문기

문제 정의

전하분할방식 등이 구현된 바 있다 [1][2][3][4]. 본 논문에서는 여러 방식 중에서도 기생용량 제거를 위한 효과적인 회로를 적용하기 위해서 charge sharing 방식의 지문센서 신호처리회로를 구현하였다
본 논문에서는 용량 형 반도체 지문센서 감도저하의 결정적 요인인 기생 용량을 제거하기위한 개선된 회로를 설계하였다. 기생 용량 제거를 위해서 전하분할 방식을 적용하였으며 기존의 6-트랜지스터버퍼를 5-트랜지스터 버퍼로 적용함으로서 융선과 계곡사이의 전압 차이를 28% 향상 시켜 기준 전압의 동작범위를 향상 시킬 수 있었다.
본 논문에서는, 기존의 charge sharin양y식에 적용된 일부 회로를 변경하여 기생용량을 제거함은 물론 센서신호처리부에서 가장 중요한 요소인 융선(ridge)과 계곡(valley) 간의 전압차이 값을 향상 시키고, 아울뤼 트랜지스터 수를 줄여 layout 면적감소효과를 얻고자 한다. 또한 기준전압과 융선(ridge)와 계곡(valley) 각 전압을 비교한 뒤 디지털 출력을 만들기 위해서 고성능의 아날로그 comparator를 설계하였다.

제안 방법

기생 용량 제거회로를 거쳐 만들어진 신호는 그림 9에서와 같이 본 논문에서 설계된 아날로그 비교기를 통해 융선과 계곡 사이의 중간 전압인 기준전압과의 비교를 통하여 이진 화 된 신호로 만들어 진다. 그림 10에서는 아날로그버퍼와 비교기를 포함한 지문센서 1-픽셀의 신호처리결과를 나타내었다.
[1] 하지만 M3과 M4는 여전히 포화영역에서 동작하지 못하고 반전(inversion) 영역에서 동작하므로 버퍼의 출력변화를 빠르게 끌어내려 cPr 양단의 전위차를 0으로 유지하는데 한계가 있고 결국, 융선과 계곡 사이의 전압차를 증가시키는데 한계가 있다. 따라서 본 논문에서는 그림 6와 같은 5 트랜지스터 구조의 아날로그버퍼를 새롭게 설계하였다.
lfF를 적용하였다. 또한 기존 단위 이득 버퍼와 제안된 아날로그버퍼의 동등한 비교를 위하여 양쪽회로의 NMOS는 2.5um, PMOS는 5를 일괄 적용하여 동작을 시뮬레이션 하였다. 먼저 두 회로에 대한 특성분석 시뮬레이션 결과 표 1의 결과로 나타났으며 예상했던 바 와 같이 직류이득(DC gain) 과 슬루레이트(slew rate) 에서 향상된 결과를 보였다.
얻고자 한다. 또한 기준전압과 융선(ridge)와 계곡(valley) 각 전압을 비교한 뒤 디지털 출력을 만들기 위해서 고성능의 아날로그 comparator를 설계하였다. 최종적으로 0.
3fF을, CPr 이 86fF를 각각 얻을 수 있었다. 융선에서의 센서 플레이트와 지문간의 용량은 passivation 용량인 Cox와 동일하므로 선]서플레이트 면적과 passivation 두께를 고려한 결과 43fF를, 계곡에서의 센서 플레이트와 지문간의 용량은 O.lfF를 적용하였다. 또한 기존 단위 이득 버퍼와 제안된 아날로그버퍼의 동등한 비교를 위하여 양쪽회로의 NMOS는 2.
또한 기준전압과 융선(ridge)와 계곡(valley) 각 전압을 비교한 뒤 디지털 출력을 만들기 위해서 고성능의 아날로그 comparator를 설계하였다. 최종적으로 0.35마이크론 공정 파라미터와 디자인규칙을 이용하여 지문센서회로의 설계 및 검증을 하였고 레이아웃을 실시하였다.

대상 데이터

그림 10에서는 아날로그버퍼와 비교기를 포함한 지문센서 1-픽셀의 신호처리결과를 나타내었다. 160x192 픽셀 어레이에 대한 critical path 회로를 0.35皿 공정을 이용하여 모델링 한 뒤 시뮬레이션을 실시하였다. 본 논문에서 제안된 새로운 회로를 적용함으로서 더욱 넓어진 융선과 계곡 간의 전압 사이에 기준전압을 설정할 수 있게 되었다.
센서의 신호는 본 논문에서 설계된 비교기를 통하여 이진 화 이미지 데이터로 출력된다. 설계된 회로는 0.35iim 표준 CMOS 공정을 적용하여 레이아웃 하였다. 설계된 회로는 32비트 RISC CPU 내장형 스마트 지문인식칩으로 확장 개발이 진행 중 이다.

성능/효과

본 논문에서는 이러한 효과를 확인하기 위하여 우선, O.351im 표준 CMOS 공정 디자인 규칙을 이용하여 그림 7 에서와 같이 센서 하나의 픽셀에 대한 최적화된 레이아웃을 실시하여 기생 성분을 추출한 결과 기생 용량인 Cpi" 과 CP2 가 4.3fF을, CPr 이 86fF를 각각 얻을 수 있었다. 융선에서의 센서 플레이트와 지문간의 용량은 passivation 용량인 Cox와 동일하므로 선]서플레이트 면적과 passivation 두께를 고려한 결과 43fF를, 계곡에서의 센서 플레이트와 지문간의 용량은 O.
추출된 파라미터를 적용하여 단위 이득 버퍼를 포함한 센서회로를 구현하여 HSPICE로 시뮬레이션한 결고卜, 센서 출력인 Cpi; Cpr' 양단 전압 "의 융선과 계곡간의 전압 차는 그림 8에서와 같이 0.35um 공정의 3.3V typical 파라미터를 적용한 경우 기존 430mV에서 550mV로 향상되어 약 28% 향상됨을 알 수 있었다. 이는 기준 전압의 동작영역이 향상됨을 의미한다.
회로를 설계하였다. 기생 용량 제거를 위해서 전하분할 방식을 적용하였으며 기존의 6-트랜지스터버퍼를 5-트랜지스터 버퍼로 적용함으로서 융선과 계곡사이의 전압 차이를 28% 향상 시켜 기준 전압의 동작범위를 향상 시킬 수 있었다. 센서의 신호는 본 논문에서 설계된 비교기를 통하여 이진 화 이미지 데이터로 출력된다.
먼저 두 회로에 대한 특성분석 시뮬레이션 결과 표 1의 결과로 나타났으며 예상했던 바 와 같이 직류이득(DC gain) 과 슬루레이트(slew rate) 에서 향상된 결과를 보였다. 따라서 제안된 단위 이득 버퍼회로는 기존에 비하여 입력신호의 전압강하를 출력 쪽에서 빠르게 나타나게 할 수 있음을 예측할 수 있었다
5um, PMOS는 5를 일괄 적용하여 동작을 시뮬레이션 하였다. 먼저 두 회로에 대한 특성분석 시뮬레이션 결과 표 1의 결과로 나타났으며 예상했던 바 와 같이 직류이득(DC gain) 과 슬루레이트(slew rate) 에서 향상된 결과를 보였다. 따라서 제안된 단위 이득 버퍼회로는 기존에 비하여 입력신호의 전압강하를 출력 쪽에서 빠르게 나타나게 할 수 있음을 예측할 수 있었다
35皿 공정을 이용하여 모델링 한 뒤 시뮬레이션을 실시하였다. 본 논문에서 제안된 새로운 회로를 적용함으로서 더욱 넓어진 융선과 계곡 간의 전압 사이에 기준전압을 설정할 수 있게 되었다. 처리결과융선에서는 logic T의 결과가 계곡에서는 logic "0〃의 결과가 정확히 나타나고 있다.
버퍼를 나타내었다. 이 회로의 특징은 PMOS 입력 단을 사용하고 있으며, 소스플로워 (source follower)인 트랜지스터 M6을 추가하여 M3과 M4의 동작을 강 반전 영역으로 이동시킴으로서 precharge 이후의 evaluation동작모드에서 단위 이득 버퍼 입력단의 전압강하에 대하여 출력단의 전압을 빠른 속도로 끌어내리는 효과를 얻을 수 있었다.[1] 하지만 M3과 M4는 여전히 포화영역에서 동작하지 못하고 반전(inversion) 영역에서 동작하므로 버퍼의 출력변화를 빠르게 끌어내려 cPr 양단의 전위차를 0으로 유지하는데 한계가 있고 결국, 융선과 계곡 사이의 전압차를 증가시키는데 한계가 있다.
제안된 단위 이득 버퍼는 기존과 달리 NMOS 입력 단을 사용하고 있어 precharge 구간동안 버퍼의 입출력단인 Ml과 M2가 포화영역에서 동작을 하므로 별도의 소스플로워 (source follower) 와 같은 트랜지스터 추가 없이도 기존의 단위 이득 버퍼에서보다 입력단의 전압강하에 대하여 출력 단 전압을 더욱 빠르게 강하시킬 수 있는 것이다.

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