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제안 방법
- 전송 부의 역순으로 컨트롤 워드를 분석하여, 데이터를 재조립하여 링크 계층으로 전송한다. FIFO상태 생성기는 링크계층의 FIFO 상태를 생성해주는 모듈로서 FIFO 상태의 생성은 가득 찬 상태와 비어있는 상태를 이용하여 생성하게 하였다. 데이터의 전송은 FIFO 상태정보가 싱크모듈에서 수신후 데이터를 전송하게 된다.
- SPI-4.2 모듈에 포함되어야할 파라미터 정보의 효율적인 적용과 내부 FIFO의 크기값에 대한 도출과 효율적인 하드웨어 설계를 위하여 C언어를 이용하여 설계모듈을 성능평가 하였다. 그림 6은 성능평가를 위한 시스템 블록도를 보여주고 있다.
- 2는 연속적으로 들어오는 데이터 버스트의 일정한 크기가 지났을 경우 자동적으로 PCW를 생성하여 일정한 간격으로 데이터 버스트의 사이에 입력한다. SPI-4.2 성능평가 프로그램에 데이터 버스트 크기가 각각 32바이트, 64바이트일때 PCW를 삽입하게 하여 성능평가를 하였다. 이때에 DATA_ MAX_T값은 256으로 설정하였다.
- c언어를 이용해 설계된 SPI-4.2 모듈의 내부 FIFO 적응도를 판별하기 위하여 입력되는 트래픽에 Offered Load를 주어 각 Offered Load 에 의 한 FIFO 크기 변화를 확인하였다. 입력되는 트래픽은 8개의 다른 포트 주소를 할당하여 시뮬레이션 하였는데, 6개의 입력 포트는 IGb/s의 대역폭을, 그리고 2개의 입 력 포트는 2Gb/s의 대 역폭을 할당하여 총 10Gb/s의 대역폭을 유지하여 시뮬레이션 하였다.
- 수행하게 蔔어있다. 각각 DATA_MAX _T값의 변화에 따른 FIFO 크기의 변화를 측정하였다. 그림 15, 16, 17은 DATA_MAX_T 값을 64, 128, 256으로 하였을 때의 FIFO 크기 변화를 보여주고 있다.
- 입력되는 트래픽은 8개의 다른 포트 주소를 할당하여 시뮬레이션 하였는데, 6개의 입력 포트는 IGb/s의 대역폭을, 그리고 2개의 입 력 포트는 2Gb/s의 대 역폭을 할당하여 총 10Gb/s의 대역폭을 유지하여 시뮬레이션 하였다. 그리고 패킷크기의 변화에 따른 FIFO의 변화량을 확인하였다.
- 본 논문에서는 시스템 패킷 인터페이스 4레벨 2 단계(SPL4.2)에 대한 연구와 모듈을 C언어로 구현하여 패킷 크기의 변화에 따른 SPI4.2의 성능 측정을 하였다. SPI-4.
- 본 연구에서는 OC-192 ATM과 POS (Packet Over SONET/SDH), 그리고 10Gb/s 이더넷을 통한 패킷 또는 셀 전송을 위한 물리계층소자와 링크계층소자 간의 인터페이스인 시스템 패킷 인터페이스(SPI-4.2)에 대한 연구와 SPI-4.2 인터페이스 모듈을 C언어를 이용하여 성능평가와 최적화를 실시하였고, 향후 본 연구에서 도출된 SPI-4.2 모듈을 추후 VHDL 언어를 이용하여 설계하여 구현하고자 한다.
- 2 모듈의 내부 FIFO 적응도를 판별하기 위하여 입력되는 트래픽에 Offered Load를 주어 각 Offered Load 에 의 한 FIFO 크기 변화를 확인하였다. 입력되는 트래픽은 8개의 다른 포트 주소를 할당하여 시뮬레이션 하였는데, 6개의 입력 포트는 IGb/s의 대역폭을, 그리고 2개의 입 력 포트는 2Gb/s의 대 역폭을 할당하여 총 10Gb/s의 대역폭을 유지하여 시뮬레이션 하였다. 그리고 패킷크기의 변화에 따른 FIFO의 변화량을 확인하였다.
- 확인하고자 하는 FIFO는 입력단에 패킷의 처리를 기다리는 FIFO로서 내부인터페이스 모듈의 컨트롤 워드의 생성, 트래닝 시퀀스에 의해 대기 패킷이 생겨 FIFO의 크기를 변화시키게 되는데 이를 확인하였다. 그림 12는 패킷 크기별 FIFO 크기 변화를 보여주고 있다.
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