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NTIS 바로가기電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.41 no.7 = no.325, 2004년, pp.1 - 6
김용구 (충남대학교 전자공학과) , 지희환 (충남대학교 전자공학) , 한인식 (충남대학교 전자공학) , 박성형 (하이닉스 반도) , 이희덕 (충남대학교 전자공학과)
나노 급 소자에서의 성능이 유효 채널 길이에 대하여 더욱 민감하게 되므로 정확한 유효 채널 길이의 추출이 중요하다. 본 논문에서는 100 ㎚ 이하의 MOSFET에서 유효 채널 길이를 추출하기 위하여 새로운 정전용량-전압(Capacitance-Voltage) 방법을 제안하였다. 제안한 방법에서는 게이트와 소스와 드레인 사이의 정전용량(C/sub gsd/)를 측정하여 유효 채널 길이를 추출하였다. 그리고 추출된 유효 채널 길이와 기존의 1/β 과 Terada 방법 그리고 다른 정전용량-전압 방법의 추출된 유효 채널 길이의 결과들과 비교하여 본 논문에서 제안한 추출방법이 100 ㎚ 이하 크기의 MOSFET의 유효 채널 길이를 추출함에 타당함을 증명하였다.
For MOSFET devices with nanometer range gate length, accurate extraction of effective gate length is highly important because transistor characteristics become very sensitive to effective channel length. In this paper, we propose a new approach to extract the effective channel length of nanometer ra...
K. L. Peng, S.-Y. Oh and M. A. Afromowitz, 'Basic Parameter Measurement and Channel Broadening Effect in the Submicrometer MOSFET', IEEE EDL, Vol. 5, No. 11, pp. 473-, 1984
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M. M. Lau, C. Y. T, Chang, Y. T .Yelow and Z. Q. Yao, 'A New Method of Threhold Voltage Extraction via MOSFET Gate-Substrate Capacitance Measurement', IEEE, TED, Vol. 48, pp. 1742-, 2001
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