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[국내논문] 고속 DRAM을 위한 Duty Cycle 보정 기능을 가진 Analog Synchronous Mirror Delay 회로의 설계
Duty Cycle-Corrected Analog Synchronous Mirror Delay for High-Speed DRAM 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.42 no.9 = no.339, 2005년, pp.29 - 34  

최훈 (하이닉스반도체 메모리연구소) ,  김주성 (성균관대학교 정보통신공학부) ,  장성진 (삼성전자 메모리사업부) ,  이재구 (성균관대학교 정보통신공학부) ,  전영현 (삼성전자 메모리사업부) ,  공배선 (성균관대학교 정보통신공학부)

초록
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본 논문에서는 duty cycle-corrected analog synchronous mirror delay(DCC-ASMD)라고 불리는 새로운 구조의 내부 클럭 생성기를 제안한다. 제안된 회로는 임의의 duty ratio를 가진 외부 클럭에 대하여 duty ratio가 $50\%$로 보정된 내부 클럭을 2클럭 주기 만에 생성할 수 있다. 그러므로, 본 내부 클럭 생성기는 double data-rate (DDR) synchronous DRAM (SDRAM)과 같은 듀얼 에지 동기형 시스템(dual edge-triggered system)에 효율적으로 이용될 수 있다. 제안된 기술의 타당성을 평가하기 위하여, $0.35\mu$m CMOS 공정기술을 이용하여 제안된 내부 클럭 생성기를 구현하여 모사실험을 실행하였다. 실험 결과, 제안된 내부 클럭 생성기는, $40\~60$의 duty ratio를 갖는 외부 클럭 신호에 대하여, 50$\%$ duty ratio를 갖는 내부 클럭 신호를 2 클럭 주기 만에 발생시킬 수 있음을 확인하였다.

Abstract ▼ AI-Helper 아이콘AI-Helper

This paper describes a novel internal clock generator, called duty cycle-corrected analog synchronous mirror delay (DCC-ASMD). The proposed circuit is well suited for dual edge-triggered systems such as double data-rate synchronous DRAM since it can achieve clock synchronization within two clock cyc...

주제어

#Clock synchronization   #synchronous mirror delay   #dual edge triggering   #duty cycle correction  

참고문헌 (5)

  1. F. M. Gardner, 'Charge-pump phase-locked loops,' IEEE Trans. on Comm. pp. 1849-1858, Nov. 1980 

  2. J. G. Maneatis, 'Low-jitter process-independent DLL and PLL based on self-biased techniques,' IEEE J. of Solid-State Circuits, Nov. 1996 

    상세보기 crossref

  3. T. Saeki, et al., 'A 2.5-ns clock access, 250MHz,256-Mb SDRAM with synchrous mirror delay,' IEEE J. of Solid-State Circuits, Vol. 31, pp 1656-1665, Nov. 1996 

    상세보기 crossref

  4. T. Saeki, et al., 'A 10 ps jitter 2 clock cycle lock time CMOS digital clock generator based on an interleaved synchronous mirror delay scheme,' IEEE Symposium on VLSI Circuits, pp. 109-110, 1997 

  5. Daeyun Shin et al., 'An Analog Synchronous Mirror Delay for High speed DRAM Application', IEEE J. of Solid-State Circuits, Vol. 34, pp 484-493, Apr. 1999 

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