3D package의 SiP에서 구리의 via filling은 매우 중요한 사항으로 package밀도가 높아짐에 따라 via의 크기가 줄어들며 전기도금법을 이용한 via filling이 연구되어왔다. Via filling시 via 내부에 결함이 발생하기 쉬운데 전해액 내에 억제제, 가속제등 첨가제를 첨가하고 펄스-역펄스(PRC)의 전류파형을 인가하여 결함이 없는 via의 filling이 가능하다. 본 연구에서는 건식 식각 방법 중 하나인 DRIE법을 이용하여 깊이 $100{\sim}190\;{\mu}m$, 직경이 각각 $50{\mu}m,\;20{\mu}m$인 2가지 형태의 via을 형성하였다. DRIE로 via가 형성된 Si wafer위에 IMP System으로 Cu의 Si으로 확산을 막기 위한 Ta층과 전해도금의 씨앗층인 Cu층을 형성하였다. Via시편은 직류, 펄스-역펄스의 전류 파형과 억제제, 가속제, 억제제의 첨가제를 모두 사용하여 filling을 시도하였고, 공정 후 via의 단면을 경면 가공하여 SEM으로 관찰하였다.
3D package의 SiP에서 구리의 via filling은 매우 중요한 사항으로 package밀도가 높아짐에 따라 via의 크기가 줄어들며 전기도금법을 이용한 via filling이 연구되어왔다. Via filling시 via 내부에 결함이 발생하기 쉬운데 전해액 내에 억제제, 가속제등 첨가제를 첨가하고 펄스-역펄스(PRC)의 전류파형을 인가하여 결함이 없는 via의 filling이 가능하다. 본 연구에서는 건식 식각 방법 중 하나인 DRIE법을 이용하여 깊이 $100{\sim}190\;{\mu}m$, 직경이 각각 $50{\mu}m,\;20{\mu}m$인 2가지 형태의 via을 형성하였다. DRIE로 via가 형성된 Si wafer위에 IMP System으로 Cu의 Si으로 확산을 막기 위한 Ta층과 전해도금의 씨앗층인 Cu층을 형성하였다. Via시편은 직류, 펄스-역펄스의 전류 파형과 억제제, 가속제, 억제제의 첨가제를 모두 사용하여 filling을 시도하였고, 공정 후 via의 단면을 경면 가공하여 SEM으로 관찰하였다.
Copper via filling is the important factor in 3-D stacking interconnection of SiP (system in package). As the packaging density is getting higher, the size of via is getting smaller. When DC electroplating is applied, a defect-free hole cannot be obtained in a small size via hole. To prevent the def...
Copper via filling is the important factor in 3-D stacking interconnection of SiP (system in package). As the packaging density is getting higher, the size of via is getting smaller. When DC electroplating is applied, a defect-free hole cannot be obtained in a small size via hole. To prevent the defects in holes, pulse and pulse reverse current was applied in copper via filling. The holes, $20\and\;50{\mu}m$ in diameter and $100{\sim}190\;{\mu}m$ in height. The holes were prepared by DRIE method. Ta was sputtered for copper diffusion barrier followed by copper seed layer IMP sputtering. Via specimen were filled by DC, pulse and pulse-reverse current electroplating methods. The effects of additives and current types on copper deposits were investigated. Vertical and horizontal cross section of via were observed by SEM to find the defects in via. When pulse-reverse electroplating method was used, defect free via were successfully obtained.
Copper via filling is the important factor in 3-D stacking interconnection of SiP (system in package). As the packaging density is getting higher, the size of via is getting smaller. When DC electroplating is applied, a defect-free hole cannot be obtained in a small size via hole. To prevent the defects in holes, pulse and pulse reverse current was applied in copper via filling. The holes, $20\and\;50{\mu}m$ in diameter and $100{\sim}190\;{\mu}m$ in height. The holes were prepared by DRIE method. Ta was sputtered for copper diffusion barrier followed by copper seed layer IMP sputtering. Via specimen were filled by DC, pulse and pulse-reverse current electroplating methods. The effects of additives and current types on copper deposits were investigated. Vertical and horizontal cross section of via were observed by SEM to find the defects in via. When pulse-reverse electroplating method was used, defect free via were successfully obtained.
본 실험 에서는 p-type(lOO) Si기판에 DRIE법으로 깊이 170~190 fim, 지름 50 μm의 약 3.5:1의 종횡 비를 가지는 via와 깊이 100 urn, 지름 20 μng] 약 5:1의 종횡 비를 가지는 via를 형성시킨 후 IMPQonized Metal Plasma)의 방법을 이용하여 확산 방지 층으로 Ta층(200nm)과 씨 앗 층으로 Cu (700nm)가 증착 된 시편을 사용하여 전류인가 방식 및 첨가제, 펄스-역 펄스 전류(pulse-reverse current) 에서 환원 전류밀도와 산화전 류밀도의 비와 4 (환원전류밀도 인가시간)와 tA(산화전류밀도 인가 시간)의 비를 변수로 하여 실험을 하였다. 첨가제로는 chloride ion(C「), JGB, PEG MPSA, SPS 등이 이용되었다分.
전류 인가 방식은 직류전류(direct current), 펄스 -역 펄스 전류(PRC, pulse-reverse current)가 이용되었고, 공정 후 시편의 종단면과 횡단면을 경면 가공하여 SEM, FESEM으로 관찰하였다.
이론/모형
구리는 먼저 DRIE(Deep Reactive Ion Etching)법으로 Si-wafer에 via/hole을 형성한 뒤 구리 전기도금을 위한 확산 방지 층(Ta) 및 씨앗 층(Cu)를 형성 한다. 확산 방지 층 및 씨 앗 층은 CVD, IMP (Ionized Metal Plasma) sputtering등의 방법으로 형성 이 가능하다.
성능/효과
그 결과 인위적으로 02 가스를 전해액 내에 주입시켜 준지 약 50분이 지난 후 전위 OV (vs. Ag/AgCl)에서 포화되는 것을 알 수 있었고 24시간 공기 중에 노출 시 킨 용액의 경우에도 0(V vs. Ag/ AgCl)근처에서 포화되는 것을 알 수 있었다. Fig.
직류 전류를 인가하여 도금한 결과, via의 입구에 높은 전류밀도와 높은 이온농도로 인해 입구 도금층 성 장이 빨라 입 구가 우선적 으로 막혀 via 내부에 void 와 같은 결함이 생기는 현상이 관찰되었다. 펄스 리버스 전류를 인가하여 도금한 결과 내부에 결함은 줄었으나 여전히 존재하였다.
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