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SiP (System in Package) 소자 응용을 위한 상향식 (bottom-up) 다층 패터닝 공정
Multilayer patterning technique based on bottom-up process for SiP device application 원문보기

보고서 정보
주관연구기관 고려대학교
Korea University
연구책임자 하정숙
보고서유형최종보고서
발행국가대한민국
언어 한국어
발행년월2012-07
과제시작연도 2011
주관부처 교육과학기술부
사업 관리 기관 한국연구재단
등록번호 TRKO201300019633
과제고유번호 1345157665
DB 구축일자 2013-09-14
키워드 나노재료,패터닝,상향식,액티브 매트릭스,패시브 매트릭스,시스템 인 패키지,소자 어레이,정렬 공정,다층 구조Nano-material,Patterning,Bottom-up,Active Matrix,Passive Matrix,System in Package,Device array,Alignment,Multilayer

초록

연구의 목적 및 내용
나노물질의 상향식 다층 패터닝 공정 기술을 확립하여, 플렉서블 기판위에 3층 구조의 나노선 헤테로 소자어레이를 구현하고 SiP 소자 응용 가능성을 확인한다. 즉, 기존의 하향식 소자 패터닝 공정이 갖는 나노선 재료 응용의 어려움을 극복하고 상향식 패터닝 공정을 실용적 기술로 확보하는 것을 목표로 한다.
본 과제에서 제안하는 SiP 소자 응용을 위한 상향식 다층 패터닝 공정 기술 연구내용은 (1) 나노재료의 합성 및 특성분석, (2) 나노선의 상향식 패터닝 기술 확보, (3) 상향식 패터닝으로 다층 나

Abstract

Purpose&contents
We aim to fabricate a 3-layered nanowire hetero-device arrays on a flexible substrate via bottom-up patterning of nanowires and to evaluate its applicability to SiP devices. Therefore, to establish the bottom-up patterning process as a practical technology through overcoming its

목차 Contents

  • 도약연구사업 최종보고서(제출용) ... 1
  • 목차 ... 3
  • 연구계획 요약문 ... 4
  • 연구결과 요약문 ... 5
  • 한글요약문 ... 5
  • SUMMARY ... 6
  • 연구내용 및 결과 ... 7
  • 1. 연구개발과제의 개요 ... 7
  • 2. 국내외 기술개발 현황 ... 8
  • 3. 연구수행 내용 및 결과 ... 10
  • 4. 목표달성도 및 관련분야에의 기여도 ... 28
  • 5. 연구결과의 활용계획 ... 30
  • 6. 연구과정에서 수집한 해외과학기술정보 ... 31
  • 7. 주관연구책임자 대표적 연구실적 ... 33
  • 8. 참고문헌 ... 34
  • 9. 연구성과 ... 35
  • 10. 기타사항 ... 79

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참고문헌 (25)

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