[논문]열린 비아 Hole의 전기도금 Filling을 이용한 Cu 관통비아 형성공정

김재환; 박대웅; 김민영; 오태성

doi:10.6117/kmeps.2014.21.4.117

열린 비아 Hole의 전기도금 Filling을 이용한 Cu 관통비아 형성공정
Cu Through-Via Formation using Open Via-hole Filling with Electrodeposition 원문보기

마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, v.21 no.4, 2014년, pp.117 - 123

김재환 (홍익대학교 공과대학 신소재공학과) , 박대웅 (홍익대학교 공과대학 신소재공학과) , 김민영 , 오태성 (홍익대학교 공과대학 신소재공학과)

초록
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써멀비아나 수직 배선으로 사용하기 위한 Cu 관통비아를 열린 비아 hole의 top-down filling 도금공정과 bottom-up filling 도금공정으로 형성 후 미세구조를 관찰하였다. 직류도금전류를 인가하면서 열린 비아 홀 내를 top-down filling 도금하거나 bottom-up filling 도금함으로써 내부기공이 없는 건전한 Cu 관통비아를 형성하는 것이 가능하였다. 열린 비아 홀의 top-down filling 공정에서는 Cu filling 도금 후 시편의 윗면과 밑면에서 과도금된 Cu 층을 제거하기 위한 chemical-mechanical polishing(CMP) 공정이 요구되는데 비해, 열린 비아 홀의 bottom-up filling 공정에서는 과도금된 Cu층을 제거하기 위한 CMP 공정이 시편 윗면에서만 요구되는 장점이 있었다.

Abstract ▼ AI-Helper

Cu through-vias, which can be used as thermal vias or vertical interconnects, were formed using bottom-up electrodeposition filling as well as top-down electrodeposition filling into open via-holes and their microstructures were observed. Solid Cu through-vias without voids could be successfully formed by bottom-up filling as well as top-down filling with direct-current electrodeposition. While chemical-mechanical polishing (CMP) to remove the overplated Cu layer was needed on both top and bottom surfaces of the specimen processed by top-down filling method, the bottomup process has an advantage that such CMP was necessary only on the top surface of the sample.

주제어

AI 본문요약
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문제 정의

본 연구에서는 LED 패키지의 써멀비아, 반도체 패키지의 TSV, MEMS 패키지의 비아 interconnect의 형성공정을 개발하기 위한 기초연구로서, 50 µm에서 1.5 mm 범위의 다양한 직경을 갖는 열린 비아 홀들에 대해 전기도금 filling을 이용한 Cu 관통비아 형성 공정을 연구하였다.
1(f)와 같이 Si 웨이퍼의 윗면과 아랫면을 chemical-mechanical polishing(CMP) 하여 Cu 관통비아를 형성하였다. 본 연구에서는 열린 비아 홀에 대한 Cu filling 공정과 비교하기 위해 기존 TSV 공정에서 사용되는 닫힌 비아 홀에 대한 Cu filling 공정도 함께 실험하였다.
따라서 펄스-역펄스 전류도금을 사용하여 기공의 발생 없이 완벽히 채워진 건전한 Cu 비아를 형성하기 위해서는 도금용액 B에서 leveler, accelerator, inhibitor 함량의 최적화 및 환원전류밀도와 산화전류밀도의 인가 조건, 즉 두 전류밀도의 크기비 및 인가시간비에 대한 최적화가 필수적으로 요구된다. 본 연구에서는 이와 같은 막힌 비아 홀에 대한 Cu filling 도금공정의 문제점을 다시 확인한 후, 이를 해결하기 위한 방안으로 열린 비아 홀에 대한 Cu filling 도금공정을 테스트 하였다.

제안 방법

그런 다음 Fig. 2(e)와 같이 핸들링 웨이퍼에 접착된 Si 기판의 가장자리에 포토레지스트를 발라 sealing 하고, 열린 비아 홀 내부에 노출된 접착제를 알코올로 제거하여 열린 비아 홀 내에서 핸들링 웨이퍼의 Ti 도금 씨앗층이 노출되도록 하였다. Fig.
Fig. 3과 같이 직류전류도금에 의해 비아 홀 입구가 먼저 막히는 문제를 펄스-역펄스 전류를 사용하여 해결가능한지 실험하였다. 이를 위해 직경 250 µm의 막힌 비아 홀이 구비되어 있는 Si 기판을 도금용액 B 내에 장입한 후 펄스-역펄스 전류를 인가하여 Cu filling 하였으며, 그 결과를 Fig.
Si 웨이퍼를 Cu 도금용액에 장입하고 1×10-2 torr의 진공 도로 30분간 유지하여 비아 홀 내부에 포획되어 있는 기포를 제거하여 Cu 도금용액이 비아 홀의 내부까지 완전히 흡착될 수 있도록 하였다.
막힌 비아 홀 및 열린 비아 홀에 대해 Cu filling 도금을 한 시편들의 단면을 연마한 후 광학현미경과 주사전자현미경(SEM)을 사용하여 Cu 비아의 형상을 관찰하였다.
5 mm 범위의 다양한 Cu 관통비아들을 내부기공 없이 형성할 수 있었다. 본 연구에서는 열린 비아 홀의 Cu filling 도금을 이용한 Cu 관통비아 형성방안으로서 top-down filling과 bottom-up filling의 두가지 공정을 비교하였다. Top-down filling 방식에서는 Cu filling 도금 후 Si 기판의 윗면과 아랫면에 과도금된 Cu 층을 CMP로 제거해야 하는데 반해, bottom-up filling 방식에서는 Cu filling 도금 후 윗면에 과도금된 Cu 층만 제거하는 장점이 있다.
열린 비아 홀의 Cu filling 도금으로 Cu 관통비아(through via)를 형성하기 위해 Fig. 1과 Fig. 2에 모식도로 나타낸 두가지 방법을 사용하였는데, 본 연구에서는 그림 1에 나타낸 방법을 열린 비아 홀의 top-down filling 공정이라 명명하고, Fig. 2와 같은 방법을 열린 비아 홀의 bottom-up filling 공정이라 명명하였다.
4에 나타내었다. 이때 도금시간은 3시간으로 고정하였으며, 환원전류밀도와 산화전류밀도의 비를 1:1로 고정하고 환원전류밀도 인가시간과 산화전류밀도 인가시간의 비를 3:1으로 유지하며 50 mA/cm²의 환원전류 밀도를 인가하였다. Fig.
1에 나타낸 열린 비아 홀의 top-down filling 도금공정으로 다양한 직경을 갖는 Cu 관통비아를 형성하는 것이 가능하였으나, 이 공정으로는 Si 기판의 상부와 하부 표면 모두에 Cu가 과도금되기 때문에 이를 제거하기 위해 Si 기판의 양면 CMP 공정이 요구되었다. 이를 해결하기 위한 다른 공정방안으로서 Fig. 2에 나타낸 열린 비아 홀의 bottom-up filling 도금공정을 실험하였다. 열린 비아 홀의 bottom-up filling 공정을 사용하여 Cu filling 도금 후(직경 400 µm) 하부 핸들링 웨이퍼를 제거하고 관찰한 단면 주사전자현미경 사진을 Fig.

대상 데이터

Fig. 1에 나타낸 열린 비아 홀의 top-down filling 공정으로 Cu 관통비아를 형성하기 위해, 우선 직경 50~400 µm의 비아 홀들을 형성하기 위한 메탈 마스크를 4인치 Si 웨이퍼 크기로 제조하였다.

이론/모형

비아 홀들의 외벽 전면에 절연층으로 사용하기 위한 0.1 µm 두께의 SiO2 산화막을 건식산화법으로 형성하였다.

성능/효과

^4,5) 즉, 소자 작동에 의해 발생하는 열이 제대로 방출되지 않아 소자의 온도가 올라가게 되면 금속회로배선의 저항이 증가하게 되어 연산속도가 저하되는 문제가 있다.⁵⁾ Light emitting diode(LED)에서도 광을 방출하는 junction 온도가 증가함에 따라 효율과 수명이 급격히 감소할 뿐만 아니라 색온도의 변화에 의한 소자 불량이 발생하게 된다.^6,7)
^3,4) 최근 반도체 소자들은 고집적화와 더불어 신호 전파속도의 지연방지를 위해 열전도도가 크게 열등한 low k 유전체를 중간유전체 층으로 사용하면서 더 많은 메탈층들을 적층하여 이루어지고 있다.⁵⁾ 이와 같은 삼차원 구조의 반도체 소자들에서는 열방출 특성이 신뢰성뿐만 아니라, 소자 특성에도 큰 영향을 미치게 된다.^4,5) 즉, 소자 작동에 의해 발생하는 열이 제대로 방출되지 않아 소자의 온도가 올라가게 되면 금속회로배선의 저항이 증가하게 되어 연산속도가 저하되는 문제가 있다.
다만 직경 100 µm 비아 홀 시편의 일부 Cu 비아에서 seam이 발생된 것이 관찰되었는데, 이는 도금전류밀도 및 첨가제의 조절로 해결이 가능할 것으로 판단된다.
닫힌 비아 홀에 대한 Cu filling 도금으로 Cu 관통비아를 형성하는 공정에 비해 열린 비아 홀에 대한 Cu filling도금공정으로 기공이 없는 건전한 Cu 관통비아를 훨씬 용이하게 형성하는 것이 가능하였다. 열린 비아 홀의 Cu filling 도금을 이용하여 직경 50 µm~1.

질의응답

핵심어	질문	논문에서 추출한 답변
	반도체 패키지에서 열을 낮추는 방법에는 무엇이 있는가?	삼차원 반도체 칩에서는 발생열을 효과적으로 방출하기 위한 방안으로서 삼차원 구조의 수직 interconnect인 비아(via)들을 신호전달 목적과 더불어 열방출용 써멀비아(thermal via)로 사용하고 있다.4,8,9) 반도체 패키지에서는 대류 냉각성능을 향상시키거나 힛싱크(heat sink)를 부착하는 방법, 열전도도가 높은 재료들을 사용하여 junction-to-case 또는 junction-to-board 열저항을 낮추는 방법들과 더불어 PCB 기판에 써멀비아를 구비하여 칩에서 발생하는 열을 힛싱크로 효과적으로 전달하는 기술들이 개발되고 있다.10) 또한 bare 반도체 칩들을 삼차원으로 적층하여 이루어지는 칩스택 패키지(chip stack package) 또는 System-in-Package(SiP)에서도 칩들 사이의 인터커넥션(interconnection)에 Through-Si-Via(TSV)를 적용하여 TSV가 신호전달 통로로 작용할 뿐만 아니라 열방출 통로인 써멀비아의 역할을 하도록 하고 있다.
	Light emitting diode에서 junction 온도가 올라갔을 때 생기는 문제는?	4,5) 즉, 소자 작동에 의해 발생하는 열이 제대로 방출되지 않아 소자의 온도가 올라가게 되면 금속회로배선의 저항이 증가하게 되어 연산속도가 저하되는 문제가 있다.5) Light emitting diode(LED)에서도 광을 방출하는 junction 온도가 증가함에 따라 효율과 수명이 급격히 감소할 뿐만 아니라 색온도의 변화에 의한 소자 불량이 발생하게 된다.6,7)
	기존 MEMS 패키지의 고기능화 한계를 해결하기 위한 방안은?	14) 기존 MEMS 패키지에서는 기계구조물과 반도체 칩이 동일 기판에 평면상으로 위치하며 cap 웨이퍼는 단순히 이들의 밀봉덮개용으로 사용되어 왔다. 그러나 이와 같은 패키지 구조로는 소형화와 고기능화의 한계에 부닥치게 되어, 이를 타개하기 위한 방안으로서 cap 웨이퍼에 비아를 형성하고 이를 기계구조물과 반도체 칩의 인터커넥션으로 사용하는 삼차원 MEMS 패키지가 개발되고 있다.14)

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표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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