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문제 정의
- 대기모드에 있는 셀에서는 그림 2에서처럼 MP1, MN2, 그리고 MN3을 통하여 흐르는 3개의 누설전류 경로가 있다. 대기모드에서 "VSL” 노드 전압을 VSSH로 하는 경우에 각각의 "off” 트랜지스터의 누설전류가 어떠한 누설전류 억제 효과에 줄어드는 지 그리고 누설전류가 얼마만큼 줄어드는지 논하겠다.
- 마지막으로 대기모드에서의 셀의 소스라인 전압 (Vssh) 값의 결정에 대해서 논의해보자. Vssh 전압이 높으면 높을수록 메모리 셀의 누설전류는 억제된다.
- 본 논문에서는 누설전력 소비를 줄이는 기법(3)과 SRAM의 쓰기동작에서 비트라인 전압의 스윙 폭을 감소시켜 스위칭 전력 소비를 줄이는 기법面을 합친 새로운 저전력 SRAM 설계기법을 제안하였다. 제안한 SRAM과 기존의 저전력 SRANF间을 전력 소비와 성능(write delay) 측면에서 비교하였다.
- 본 연구에서는 초미세 70-nm 이하 급 CMOS 공정에서의 누설전력 소비 감소 기법(3)과 스위칭 전력 소비감소 기법同이 결합한 새로운 SRAM 셀 어레이 구조를 제안하였다. 제안된 저전력 SRAM 구조는 대기모드에서는 셀의 소스라인 전압을 Vssh 전압으로 증가시키고 active 모드에는 소스라인 전압을 다시 Vss가 되도록 동적으로 조절한다.
가설 설정
- 그림 2에서 1개의 비트라인 쌍에 연결된 메모리 셀의 총 개수는 512 이다. 만약에 512개의 셀 중에서 511개의 셀은 Q 노드에 “0”이 저장되고 QB 노드에 “1”이 저장되고, 나머지 한 개의 셀에는 Q 노드에 “1”이 저장되고 QB 노드에 “0”이 저장되어 있다고 가정하자. 읽기동작이 그 한 개의 셀에 저장된 데이터에 실행이 된다면 그림 2의 비트라인 “BLT”에 흐르는 전류는 511개의 메모리 셀의 누설전류의 총합이 되고, 비트라인 “BLB”에 흐르는 전류는 선택된 한 개의 셀의 “on” 전류가 된다.
제안 방법
- 그림 8(b)는 본 논문에서 제안하는 write driver 회로이다. 그림 8(b)의 제안된 write driver 회로의 특징은 pull-down 소자(MN3-MN4)를 추가로 사용하여 SRAM 셀의 high-data< low-data로 바꿀 때 추가된 pull-down 소자에서 I1T3의 inverter 회로의 지연 시간만큼 전류 구동능력을 순간적으로 높이도록 설계하였다. 제안된 write driver사용하여 Vssh가 증가함에 따라 약 2%-17% 증가만을 보였다.
- percentage를 비교 한 것이다. I/O 비트 수가 작은 경우 누설전력 소비가 전체전력 소비의 대부분을 차지하지만 I/O 비트 수가 점점 커지게 되면 비트라인 커패시턴스를 충전하고 방전할 때 소비하는 스위칭 전력 소비가 누설전류에 의한 전력 소비보다 더 커지게 됨을 70-nm 공정 파라미터를 이용한 HSPICE 시뮬레이션으로부터 예측할 수 있었다. 그림 3의 결과로부터 70-nm 공정에서 저전력 SRAM 개발을 위해서는 기존의 누설전력 소비나 스위칭 전력 소비만을 줄이는 단편적인 기법刖41보다는 누설전력 소비를 줄이는 설계기법과 스위칭 전력 소비를 줄이는 설계기법이 함께 검토되고 최적화 할 수 있는 저전력 설계 기법이 필요함을 알 수 있다.
- 제안된 저전력 SRAM 구조는 대기모드에서는 셀의 소스라인 전압을 Vssh 전압으로 증가시키고 active 모드에는 소스라인 전압을 다시 Vss가 되도록 동적으로 조절한다. SRAM 셀의 소스라인 전압을 동적으로 조절하면 reverse body-bias 효과, DIBL 효과, 음의 Vgs 효과를 이용하여 셀 어레이의 누설전류를. 1/100 까지 감소할 수 있다.
- 본 연구에서 제안된 4Mb SRAM의 셀 어레이 구조를 70-nm 공정 파라미터를 사용하여 시뮬레이션 한 결과, 기존의 SRAM 셀 어레이 구조에 비해 누설전력 소비의 93%, 스위칭 전력 소비의 43%를 절감함을 볼 수 있었다. 그리고 제안된 회로의 성능과 유용성을 실험으로 확인하기 위해서 0.35가im CMOS 공정에서 8 비트 I/O를 가지는 32x128 비트 SRAM 칩을 제작하여 측정하였다. 실험 결과로 스위칭 전력 소비가 30% 이상 감소함을 확인하였다.
- 본 논문에서 제안된 메모리 셀은 대기모드에서는 Vdd와 Vss의 전압으로 보존되는 것이 아니라 Vdd와 Vssh의 전압으로 보존되기 때문에 Q와 QB 사이의 전압차이가 작다. 대기모드에서의 이러한 작은 전압차이는 메모리의 데이터를 외부의 노이즈의 영향에 취약해지도록 하기 때문에 이를 극복하기 위해서 본 연구에서는 메탈 차폐를 사용하였다. 메탈 차폐는 메모리의 Q와 QB 노드와 비트라인 사이에 수직구조로 존재하므로 메탈 차폐로 인한 추가된 레이아웃 면적은 전체 SRAM 면적에 비해서 무시할 만하다.
- 4V 일 경우가 쓰기동작 시의 지연시간과 전력 소비의 곱이 제일 작다는 것을 알 수 있다. 따라서 본 논문에서는 Vssh 전압의 최적 값을 0.4V로 하고 설계를 진행하였다.
- 선택된 워드라인에 연결된 셀에 쓰기동작을 수행할 때, 비트라인 전압을 full-swing으로 쓰는 방법이 일반적으로 사용되는 방법이지만 이 방법은 커다란 비트라인 커패시턴스를 Vdd에서 Vss까지 충전, 방전해야 하므로 스위칭 전력을 많이 소비하게 된다. 본 논문에서는 바로 위의 절에서 언급하였듯이 누설전력을 감소시키기 위해서 소스라인 드라이버를 셀 어레이에 추가하여 셀의 소스라인 전압을 쓰기 동작과 대기모드의 경우에는 Vssh를 읽기동작의 경우에는 Vss로 인가하였다. 셀의 소스라인 전압을 active 모드에서 반드시 Vss가 되게 하는 것이 아니고 만약에 읽기 동작 중에는 Vss가 되게 하고, 쓰기동작 중에는 Vssh로 나두면 비트라인 커패시턴스를 Vdd에서 Vss까지 충전, 방전하는 것이 아니라 Vdd에서 Vssh까지 만 충전, 방전하면 되므로 비트라인 커패시턴스의 스위칭 전력을 감소시킬 수 있게 된다.
- 이 장에서 제안할 저전력 SRAM 셀 어레이 구조는 대기모드에서 누설전류에 의한 전력 소비를 줄이는 기법(3)과 active 모드에서 스위칭 전력 소비를 줄이는 기법囲를 동시에 사용함으로써 최적의 저전력 SRAM을 설계를 가능하게 한다. 먼저 누설전력 소비를 줄이는 기법(3)에 대해서 알아본다.
- 성능(write delay)을 비교하면 스위칭 전력 소비를 줄이는 기법团을 사용하는 SRAM 은 셀의 high-data< low-data로 바꿀 경우에 비트라인 전압의 스윙 폭이 감소할수록 write driver의 구동 능력이 감소하기 때문에 write delay가 지수 함수적으로 증가하는 문제가 발생한다. 이를 해결하기 위해 본 논문에서는 새로운 write driver를 사용하여 SRAM 셀의 high-data 를 low-data로 바꿀 때 write driver 의 구동능력을 향상시켜 write delay를 최소화하였다. 본 논문에서 제안한 SRAM 셀 어레이 구조를 이용해서 SRAM을 구현한 결과, 10% 이하의 읽기속도 저하와 25%의 셀 어레이 면적 증가는 있었지만, 셀 어레이의 누설전력을 1/100으로 줄일 수 있었고, 쓰기동작에서의 스위칭 전력을 약 40% 감소할 수 있었다.
- 이의 해결을 위해 새로운 write driver 회로 기술을 제안하였다. 그림 8(b)는 본 논문에서 제안하는 write driver 회로이다.
- 저전력 SRAM 개발에서는 소비 전력을 줄이는 것만이 목표가 아니라 일정한 성능을 유지하면서 소비 전력을 최소화하는 것이 궁극적 목표이므로 소비 전력과 성능 간에 타협점을 최적화 시키는 척도로서 전력 소비- 지연 시간의 곱(PDP : Power Delay Product) 을 사용하였다. 그림 11은 Vssh 전압의 증가에 따른 쓰기 동작 시의 지연시간과 전력 소비의 곱의 변화를 나타낸다.
- 누설전력 소비 감소 기법 (3)의 적용으로 그림 5 (b)에서 보듯이 비트라인 누설전류는 음의 Vgs에 의해서 완전히 차단되고 셀 누설전류 또한 지수 함수적으로 크게 감소되어서 전체 누설전류에 의한 전력 소비가 감소됨을 알 수 있다. 제안된 SRAM에서는 Vssh 전압은 Vdd=0.9V에서 데이터 유지와 성능을 고려하여 0.4V로 하여 설계하였다. Vssh=0.
- 제안된 저전력 SRAM 구조는 대기모드에서는 셀의 소스라인 전압을 Vssh 전압으로 증가시키고 active 모드에는 소스라인 전압을 다시 Vss가 되도록 동적으로 조절한다. SRAM 셀의 소스라인 전압을 동적으로 조절하면 reverse body-bias 효과, DIBL 효과, 음의 Vgs 효과를 이용하여 셀 어레이의 누설전류를.
대상 데이터
- 제안된 SRAM 구조의 성능과 유용성을 확인하기 위해서 0.35-pm CMOS 공정에서 8비트 I/O를 가지는 32x128 비트 SRAM 칩을 제작하여 측정하였다. 이 0.
데이터처리
- 제안한 SRAM과 기존의 저전력 SRANF间을 전력 소비와 성능(write delay) 측면에서 비교하였다. 전력 소비를 비교하면 기존의 저전력 SRAM(3)团은 누설전력 또는 스위칭 전력 소비만을 줄일 수 있지만 제안한 SRAMe 누설전력과 스위칭 전력 소비를 동시에 줄일 수 있다.
성능/효과
- 5% 감소하였지만 스위칭 전력 소비는 전혀 감소하지 않았다. 그러나 본 연구에서 제안된 SRAM에서는 스위칭 전력 소비가 약 43% 감소하였다. 또한 본 연구에서 제안한 SRAM의 누설전력 소비가 누설전력 소비감소 기법(3)만을 사용한 SRAM의 경우보다 더 누설전력을 적게 소비했음을 알 수 있다.
- 이것은 대기 모드에 있는 셀들뿐만 아니라 쓰기동작 중에 있는 셀들의 누설전력 소비도 줄었기 때문이다. 그림 12에서 기존의 SRAM 구조와 제안된 누설전력과 스위칭 전력을 함께 절감하는 SRAM 구조의 전력소비량을 비교해보면 제안된 SRAM에서 누설전력 소비가 약 93%, 스위칭 전력 소비는 약 43% 감소함을 볼 수 있다.
- I/O 비트 수가 작은 경우 누설전력 소비가 전체전력 소비의 대부분을 차지하지만 I/O 비트 수가 점점 커지게 되면 비트라인 커패시턴스를 충전하고 방전할 때 소비하는 스위칭 전력 소비가 누설전류에 의한 전력 소비보다 더 커지게 됨을 70-nm 공정 파라미터를 이용한 HSPICE 시뮬레이션으로부터 예측할 수 있었다. 그림 3의 결과로부터 70-nm 공정에서 저전력 SRAM 개발을 위해서는 기존의 누설전력 소비나 스위칭 전력 소비만을 줄이는 단편적인 기법刖41보다는 누설전력 소비를 줄이는 설계기법과 스위칭 전력 소비를 줄이는 설계기법이 함께 검토되고 최적화 할 수 있는 저전력 설계 기법이 필요함을 알 수 있다.
- 4V 그리고 f=100MHz에서 I/O 비트 수의 증가에 따른 기존의 4Mb SRAM과 제안된 4Mb SRAM의 누설전력 소비와 스위칭 전력 소비를 비교한 것이다. 기존의 SRAM 구조와 제안된 SRAM 구조 모두 I/O 비트 수가 작을 때는 스위칭 전력 소비보다 누설전력 소비가 더 크지만 I/O 비트 수가 증가함에 따라 스위칭 전력 소비는 선형적으로 증가하지만 누설전력 소비는 거의 변화지 않기 때문에 스위칭 전력 소비가 누설전력 소비보다 커지게 된다. 그림 13에 보듯이 제안된 SRAM 구조는 I/O 비트 수가 커져 스위칭 전력 소비가 클 때 더 큰 장점을 가지게 된다.
- 그림 16은 제작된 SRAM 칩에서 Vdd와 Vssh를 변화시켜 SRAM의 동작의 “pass” 와 "fail" 을 측정한 shmoo plot이다. 다양한 테스트 벡터를 이용해서 테스트 한 결과, Vdd=3.3V에서 Vssh의 값이 2.2V일 때까지는 SRAM이 잘 동작하였다. 이것은 그림 10에서 보여준 메탈 차폐의 도움으로 SRAM 셀의 읽기 및 쓰기 동작이 셀을 구성하고 있는 NMOS와 PMOS의 문턱 전압 레벨까지는 fail 없이 잘 동작함을 의미한다.
- 그러나 본 연구에서 제안된 SRAM에서는 스위칭 전력 소비가 약 43% 감소하였다. 또한 본 연구에서 제안한 SRAM의 누설전력 소비가 누설전력 소비감소 기법(3)만을 사용한 SRAM의 경우보다 더 누설전력을 적게 소비했음을 알 수 있다. 이것은 대기 모드에 있는 셀들뿐만 아니라 쓰기동작 중에 있는 셀들의 누설전력 소비도 줄었기 때문이다.
- 1/100 까지 감소할 수 있다. 또한 읽기동작 시 오동작을 유발하는 비트라인 누설전류는 완전히 제거함으로써 본연구에서 제안한 저전압 SRAM의 신뢰성을 향상 시킬 수 있었다. SRAM의 쓰기동작에서 용량이 큰 비트라인 커패시턴스를 충전하고 방전할 때 발생하는 스위칭 전력 소비를 줄이기 위해 쓰기동작 시 비트라인의 전압스윙 폭을 VddTo-Vss 에서 Vdd 너。-Vssh 로 줄이는 low-swing write 기법을 제안하였다.
- 또한 그림 10에서는 셀 내부의 Q 노드와 QB 노드를 외부에서 야기되는 비트 라인 커플링 노이즈 등으로부터 보호하기 위하여 2번째 메탈레이어로 차폐(shielding) 하였다. 본 논문에서 제안된 메모리 셀은 대기모드에서는 Vdd와 Vss의 전압으로 보존되는 것이 아니라 Vdd와 Vssh의 전압으로 보존되기 때문에 Q와 QB 사이의 전압차이가 작다. 대기모드에서의 이러한 작은 전압차이는 메모리의 데이터를 외부의 노이즈의 영향에 취약해지도록 하기 때문에 이를 극복하기 위해서 본 연구에서는 메탈 차폐를 사용하였다.
- 이를 해결하기 위해 본 논문에서는 새로운 write driver를 사용하여 SRAM 셀의 high-data 를 low-data로 바꿀 때 write driver 의 구동능력을 향상시켜 write delay를 최소화하였다. 본 논문에서 제안한 SRAM 셀 어레이 구조를 이용해서 SRAM을 구현한 결과, 10% 이하의 읽기속도 저하와 25%의 셀 어레이 면적 증가는 있었지만, 셀 어레이의 누설전력을 1/100으로 줄일 수 있었고, 쓰기동작에서의 스위칭 전력을 약 40% 감소할 수 있었다.
- 따라서 한 개의 소스라인 드라이버에 몇 개의 셀을 연결할 건지는 레이아웃 면적의 penalty와 읽기 동작 시의 지연시간 사이의 trade-off 관계에 의해서 결정되어야 한다. 본 논문에서는 한 개의 소스 라인 드라이버에 4개의 메모리 셀을 연결하였고 이에 의해서 셀 어레이의 레이아웃 면적은 25% 정도 증가하였고 그 경우 읽기동작 시의 지연시간은 10% 이하이다. 셀 어레이의 면적이 전체 SRAM 칩에서 차지하는 면적이 50% 정도 되기 때문에 소스라인 드라이버의 추가로 인한 전체 SRAM의 레이아웃 면적의 증가는 12.
- 제안된 low-swing write 기법은 누설전류 감소를 위해 사용된 소스 라인 드라이버를 이용하므로 셀 어레이 회로에서 low-swing 쓰기동작을 위해 추가되는 레이아웃 면적은 없다. 본 연구에서 제안된 4Mb SRAM의 셀 어레이 구조를 70-nm 공정 파라미터를 사용하여 시뮬레이션 한 결과, 기존의 SRAM 셀 어레이 구조에 비해 누설전력 소비의 93%, 스위칭 전력 소비의 43%를 절감함을 볼 수 있었다. 그리고 제안된 회로의 성능과 유용성을 실험으로 확인하기 위해서 0.
- 측정된 결과로 제안된 SRAM 구조가 기존의 SRAM 구조에 비해서 약 30%정도 전력을 적게 소비함을 알 수 있다. 본 연구에서 제안한 SRAM의 전력감소 비율이 30% 인것은 I/O 비트 수가 8 이기 때문이고, 이 비율은 SRAM의 I/O 비트수가 증가하면서 더욱 더 증가할 것이다. 실제로 내장형 SRAM의 경우에 I/O 대역폭을 확보하기 위해서 256-1024 비트 정도의 wide I/O bus가 사용되고 있다.
- 비교한 것이다. 스위칭 전력 소비 감소 기법(4) 을 적용한 SRAM의 경우 Vssh가 증가함에 따라 write delay가 지수 함수적으로 증가하였지만, 제안된 SRAM 은 write driver의 구동능력을 향상시켜 Vssh가 증가함에 따라 write delay의 성능 감소를 최소화시켰다. 제안된 SRAM의write delay는 기존의 SRAM의 write delay 보다 약 2%~17% 증가만을 보였다.
- 35가im CMOS 공정에서 8 비트 I/O를 가지는 32x128 비트 SRAM 칩을 제작하여 측정하였다. 실험 결과로 스위칭 전력 소비가 30% 이상 감소함을 확인하였다. 제안된 SRAM 구조는 I/O 비트 수가 큰 내장형 SRAM에서 더 많이 전력 소비를 줄일 수 있어 유용할 것으로 예상된다.
- 35-pm CMOS 공정에서 8비트 I/O를 가지는 32x128 비트 SRAM 칩을 제작하여 측정하였다. 이 0.35-um CMOS 공정의 누설전류는 매우 작으므로 측정할 수 없었고, 따라서 본 측정에서는 스위칭 전력 소비만을 나타내었다. 그림 15는 SRAM의 Vdd 전원 전압을 2V에서 4V까지 변화 시키면서 기존의 SRAM 대비감소되는 스위칭 전력의 비율을 측정한 것이다.
- 제안한 SRAM과 기존의 저전력 SRANF间을 전력 소비와 성능(write delay) 측면에서 비교하였다. 전력 소비를 비교하면 기존의 저전력 SRAM(3)团은 누설전력 또는 스위칭 전력 소비만을 줄일 수 있지만 제안한 SRAMe 누설전력과 스위칭 전력 소비를 동시에 줄일 수 있다. 뿐만 아니라 쓰기동작 중에 있는 셀들의 누설전류 소비도 줄일 수 있기 때문에 기존의 누설전력 소비 감소 기법(3)만을 사용한 것보다 더 많은 누설전류 소비를 줄일 수 있다.
- 스위칭 전력 소비 감소 기법(4) 을 적용한 SRAM의 경우 Vssh가 증가함에 따라 write delay가 지수 함수적으로 증가하였지만, 제안된 SRAM 은 write driver의 구동능력을 향상시켜 Vssh가 증가함에 따라 write delay의 성능 감소를 최소화시켰다. 제안된 SRAM의write delay는 기존의 SRAM의 write delay 보다 약 2%~17% 증가만을 보였다.
- 그림 8(b)의 제안된 write driver 회로의 특징은 pull-down 소자(MN3-MN4)를 추가로 사용하여 SRAM 셀의 high-data< low-data로 바꿀 때 추가된 pull-down 소자에서 I1T3의 inverter 회로의 지연 시간만큼 전류 구동능력을 순간적으로 높이도록 설계하였다. 제안된 write driver사용하여 Vssh가 증가함에 따라 약 2%-17% 증가만을 보였다.
- 나타내었다. 제작된 SRAM의 면적은 0.65X 1.58mm2 이고 본 연구에서 제안한 저전력 scheme을 위한 면적 overhead는 약 15% 이다.
- 그림 15는 SRAM의 Vdd 전원 전압을 2V에서 4V까지 변화 시키면서 기존의 SRAM 대비감소되는 스위칭 전력의 비율을 측정한 것이다. 측정된 결과로 제안된 SRAM 구조가 기존의 SRAM 구조에 비해서 약 30%정도 전력을 적게 소비함을 알 수 있다. 본 연구에서 제안한 SRAM의 전력감소 비율이 30% 인것은 I/O 비트 수가 8 이기 때문이고, 이 비율은 SRAM의 I/O 비트수가 증가하면서 더욱 더 증가할 것이다.
후속연구
- 실험 결과로 스위칭 전력 소비가 30% 이상 감소함을 확인하였다. 제안된 SRAM 구조는 I/O 비트 수가 큰 내장형 SRAM에서 더 많이 전력 소비를 줄일 수 있어 유용할 것으로 예상된다. (표 1, 표2.
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