[논문][ 0.1\\;μm ] SOI-MOSFET의 적정 채널도핑농도에 관한 시뮬레이션 연구

최광수

doi:10.3740/mrsk.2008.18.5.272

[ 0.1\\;μm ] SOI-MOSFET의 적정 채널도핑농도에 관한 시뮬레이션 연구
Investigation of Optimal Channel Doping Concentration for 0.1\\;μm SOI-MOSFET by Process and Device Simulation 원문보기

한국재료학회지 = Korean journal of materials research, v.18 no.5, 2008년, pp.272 - 276

Abstract ▼ AI-Helper

In submicron MOSFET devices, maintaining the ratio between the channel length (L) and the channel depth (D) at 3 : 1 or larger is known to be critical in preventing deleterious short-channel effects. In this study, n-type SOI-MOSFETs with a channel length of $0.1\;{\mu}m$ and a Si film thickness (channel depth) of $0.033\;{\mu}m$ (L : D = 3 : 1) were virtually fabricated using a TSUPREM-4 process simulator. To form functioning transistors on the very thin Si film, a protective layer of $0.08\;{\mu}m$-thick surface oxide was deposited prior to the source/drain ion implantation so as to dampen the speed of the incoming As ions. The p-type boron doping concentration of the Si film, in which the device channel is formed, was used as the key variable in the process simulation. The finished devices were electrically tested with a Medici device simulator. The result showed that, for a given channel doping concentration of $1.9{\sim}2.5\;{\times}\;10^{18}\;cm^{-3}$, the threshold voltage was $0.5{\sim}0.7\;V$, and the subthreshold swing was $70{\sim}80\;mV/dec$. These value ranges are all fairly reasonable and should form a 'magic region' in which SOI-MOSFETs run optimally.

주제어

AI 본문요약
AI-Helper

* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

이에 본 연구에서는 조사대상 파라미터를 채널도핑농도 하나로 제한하고, 위에 언급된 주요 파라미터 중 나머지는 모두 일정한 값으로 고정하였다. 즉, 일정한 규격 및 구조의 SOI-MOSFET 내에서 채널도핑농도가 미치는 영향만을 고립시켜 조사하고, 이 파라미터 하나로 이상적인 문턱전압과 SS를 얻을 수 있는 가를 연구하였다.

제안 방법

본 연구에서는 n-type SOI-MOSFET이 시뮬레이션 되었으므로, p-type 채널인 Si 필름은 위에 언급된 바와 같은 여러 농도의 B로 도핑 하였고, n-type 소스와 드레인은 자기정렬방법을 사용하여 As를 5 × 1019 cm−2의도스(dose)에 26 keV의 에너지로 이온주입한 후 주입된이온을 활성화시키기 위하여 950oC의 온도에 90분간 어닐링을 하여 형성되었다.
완성된 소자의 전기적 특성은Medici 소자시뮬레이터로 측정하였는데, 0.5~0.7 V 범위의 이상적인 문턱전압(threshold voltage)과 70~80 mV/decade의 양호한 SS (subthreshold swing)를 동시에 만족시킬 수 있는 보론(B) 채널도핑농도의 범위는 약 1.9~2.5 ×1018 cm−3로 관측되었다.
채널도핑농도의 차이에 따른 SOI-MOSFET 소자의 전기적 특성의 변화를 Medici¹⁶⁾ 소자 시뮬레이터를 사용하여 조사하였다. 관측된 I_D-V_G, I_D-V_D 곡선은 Fig.

대상 데이터

본연구에서는 유효길이가 0.1 µm, 깊이가 0.033 µm인 채널을 갖는 n-type SOI-MOSFET을 TSUPREM-4 반도체공정 시뮬레이터로 제작하였다.

이론/모형

본 시뮬레이션 연구에서 SOI-MOSFET 소자 제작을 위해 사용된 공정시뮬레이터는 TSUPREM-4(TMA StanfordUniversity PRocess Engineering Models-4)¹⁵⁾이다. 완성된 소자에서 BOX의 두께는 0.

성능/효과

1) 이 식에서 동전력소모(P_dyn)는 특히 입력전압(V_dd)의 제곱에 비례하여 큰 영향을 받는데, 입력전압은 대체로 소자의 집적화가 증가함에 따라 운반자(carrier)의 이동거리가 감소하므로 낮아질 수가 있다. 정전력소모(P_stat)는 주로 누설전류(I_leak)에 기인하는데, SOI-MOSFET의 경우 BOX가 효과적으로 활성영역으로부터 기판으로의 전류누설을 차단하므로 크게 감소될 수가 있다.
0 × 10¹⁸ cm⁻³ 이상이 되었을 때부터 특히 심한데, 이는 문턱전압을 높게 유지하고자 할 때 지불해야 할 대가로 생각된다. 동 I_D-V_D 곡선들의 활성영역(active region)은 모두 기울기가 매우 완만하여, 정전류원(constant current source)의 특성을 나타내었다. 이정전류원 특성은 게이트/드레인 전하공유, DIBL 등과 같은 단채널효과가 작다는 것을 입증한다.
본 연구에서 0.1 µm의 유효채널길이를얻는데 필요한 2.0 × 1018 cm−3의 채널도핑 농도에서는 비교적 양호한 값의 VTH = 0.51 V, SS = 78 mV/dec의 값이모두 얻어졌다.

질의응답

핵심어	질문	논문에서 추출한 답변
	MOSFET 소자의 구조적, 재료적 한계를 2차원적인 스케일링에서 극복할 수 있는 기술은 무엇인가?	MOSFET (Metal-Oxide-Semiconductor Field-EffectTransistor) 소자의 소형화, 고집적화에 따른 2차원적인 스케일링(scaling)은 단채널효과(short-channel effect)를 극복하는데 요구되는 낮은 접합깊이(junction depth), 높은 채널도핑(channel doping) 등과 관련된 구조적, 재료적 한계에 부딪히게 되었다. 2차원적인 스케일링에서 이러한한계를 극복할 수 있는 기술이 바로 SOI-MOSFET (SiliconOn-Insulator MOSFET)이다. SOI-MOSFET은 실리콘(Si)기판(substrate)과 소자의 활성영역(active region) 사이에 Si산화물인 BOX (Buried OXide)가 존재하는 것이 형태상의 큰 특징인데, 이러한 SOI-MOSFET을 사용함으로서얻을 수 있는 장점은 여러 가지가 있다.
	SOI-MOSFET의 가장 큰 형태상의 특징은?	2차원적인 스케일링에서 이러한한계를 극복할 수 있는 기술이 바로 SOI-MOSFET (SiliconOn-Insulator MOSFET)이다. SOI-MOSFET은 실리콘(Si)기판(substrate)과 소자의 활성영역(active region) 사이에 Si산화물인 BOX (Buried OXide)가 존재하는 것이 형태상의 큰 특징인데, 이러한 SOI-MOSFET을 사용함으로서얻을 수 있는 장점은 여러 가지가 있다.
	SiliconOn-Insulator MOSFET을 사용함으로서 얻을 수 있는 장점은 어떤 것들이 있는가?	우선 CMOS(Complementary MOS) 회로의 제작공정이단순하고, 초고집적화가 가능하다. 이것은 Bulk MOSFET를 사용한 CMOS 회로 제작에 있어서 p-MOSFET 형성 시n-well을 형성해야 하고, 소자 간 격리를 위해 트렌치 공법을 사용해야 하나 SOI-MOSFET에서는 이러한 과정이필요 없기 때문이다. 또한 Bulk MOSFET 공정에서는 접합깊이를 줄이는데 한계가 있어 집적도를 더 이상 높이기 어려운 반면 SOI-MOSFET 공정에서는 채널깊이, 즉BOX 위에 있는 Si 필름의 두께를 자유로이 줄일 수 있고, 이와 비례하여 채널길이 또한 줄일 수 있으므로 추가적인 집적화가 가능하다. 아울러 Bulk MOSFET에 비해 소비전력을 줄일 수 있다. 회로 내에서 전력 소모는 아래의 식(1)과 같이 표현이 가능한데

참고문헌 (16)

J. -L. Pelloie, Microelectronic Engineering, 39, 155 (1997)

상세보기
R. -H. Yan, A. Ouzmard and K. F. Lee, IEEE Trans. Electron Devices, 39, 1704 (1992)

상세보기
S. -H. Oh, D. Monroe and J. M. Hergenrother, IEEE Electron Device Lett., 21, 445 (2000)

상세보기
K. Oshima, S. Cristoloveanu, B. Guillaumot, G. Le Carval, S. Deleonibus, H. Iwai, C. Mazure and K. H. Park, Proceedings of the 2002 IEEE International SOI Conference, p. 95 (2002)
K. Oshima, S. Cristoloveanu, B. Guillaumot, G. Le Carval, H. Iwai, C. Mazure, M. S. Kang, Y. H. Bae, J. W. Kwon, S. Deleonibus and J. H. Lee, Silicon-on-Insulator Technology and Devices XI, ed. S. Cristoloveanu, G. K. Celler, J. G. Fossum, F. Gamiz, K. Izumi and Y. -W. Kim, PV 2003- 05, p. 45, The Electrochemical Society Proceedings Series, Pennington, NJ (2003)
K. Oshima, S. Cristoloveanu, B. Guillaumot, S. Deleonibus and H. Iwai, J. Electrochem. Soc., 151, G257 (2004)

상세보기
K. S. Choe, Kor. J. Mater. Res., 15, 613 (2005)

원문보기 상세보기
M. T. Bohr, and Y. A. El-Mansy, IEEE Trans. Electron Devices, 45, 620 (1998)

상세보기
J. -P. Colinge, IEEE Electron Device Lett., 7, 244 (1986)

상세보기
A. E. Schmitz and J. Y. Chen, IEEE Trans. Electron Devices, 33, 148 (1986)

상세보기
C. Fiegna, H. Iwai, T. Wada, M. Saito, E. Sangiorgi, and B. Ricco, IEEE Trans. Electron Devices, 41, 941 (1994)

상세보기
H. Iwai, IEEE J. Solid-State Circuits, 34, 357 (1999)

상세보기
M. S. Pavanello, J. A. Martino, V. Dessard, and D. Flandre, Electrochem. and Solid-State Lett., 3, 50 (2000)

상세보기
A. Chaudhry and M. J. Kumar, IEEE Trans. Electron Devices, 4, 99 (2006)
TSUPREM-4, Two-Dimensional Process Simulation Program, Version 6.5, Technology Modeling Associates, Inc., Sunnyvale, California (1997)
Medici, Two-Dimensional Device Simulation Program, Version 2.2, Technology Modeling Associates, Inc., Sunnyvale, California (1996)

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
저장형식	Text(ASCII format) Excel format RefWorks Direct Export RIS format (for Reference Manager, ProCite, EndNote), Scholar's Aids, Mendeley
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증

[ 0.1\\;μm ] SOI-MOSFET의 적정 채널도핑농도에 관한 시뮬레이션 연구
Investigation of Optimal Channel Doping Concentration for 0.1\\;μm SOI-MOSFET by Process and Device Simulation 원문보기

Abstract ▼ AI-Helper

주제어

AI 본문요약
AI-Helper

문제 정의

제안 방법

대상 데이터

이론/모형

성능/효과

질의응답

참고문헌 (16)

이 논문을 인용한 문헌

저자의 다른 논문 :

관련 콘텐츠

원문 보기

원문 URL 링크

오픈액세스(OA) 유형

연관된 기능

이 논문과 함께 이용한 콘텐츠

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트

연합인증

[ 0.1\\;μm ] SOI-MOSFET의 적정 채널도핑농도에 관한 시뮬레이션 연구 Investigation of Optimal Channel Doping Concentration for 0.1\\;μm SOI-MOSFET by Process and Device Simulation 원문보기

Abstract ▼ AI-Helper

주제어

AI 본문요약 엑셀 다운로드 AI-Helper

문제 정의

제안 방법

대상 데이터

이론/모형

성능/효과

질의응답

참고문헌 (16)

이 논문을 인용한 문헌

저자의 다른 논문 :

최광수 (7)

관련 콘텐츠

원문 보기

원문 URL 링크

오픈액세스(OA) 유형

연관된 기능

이 논문과 함께 이용한 콘텐츠

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트

[ 0.1\\;μm ] SOI-MOSFET의 적정 채널도핑농도에 관한 시뮬레이션 연구
Investigation of Optimal Channel Doping Concentration for 0.1\\;μm SOI-MOSFET by Process and Device Simulation 원문보기

AI 본문요약
AI-Helper