[논문]Smart Power IC를 위한 Gate-VDD Drain-Extened PMOS ESD 보호회로 설계

박재영; 김동준; 박상규

Smart Power IC를 위한 Gate-VDD Drain-Extened PMOS ESD 보호회로 설계
Design of a Gate-VDD Drain-Extended PMOS ESD Power Clamp for Smart Power ICs 원문보기

電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, v.45 no.10 = no.376, 2008년, pp.1 - 6

박재영 (한양대학교 전자컴퓨터통신공학과) , 김동준 (한양대학교 전자컴퓨터통신공학과) , 박상규 (한양대학교 전자컴퓨터통신공학과)

초록
AI-Helper

고전압 MOSFET에서 스냅백 이후의 유지 전압은 구동전압에 비해 매우 작아서 고전압 MOSFET이 파워 클램프로 바로 사용될 경우 래치업 문제를 일으킬 수 있다. 본 연구에서는 Drain-Extended PMOS를 이용하여 래치업 문제가 일어나지 않는 구조를 제안하였다. 제안된 구조에서는 래치업의 위험을 피하기 위해 소자가 스냅백이 일어나지 않는 영역으로 동작 영역을 제한하였다. $0.35\;{\mu}m$ 60V BCD(Bipolar-CMOS-DMOS) 공정을 사용하여 제작된 칩을 측정한 결과를 통해 제안된 기존의 gate-driven 구조의 LDMOS(Lateral Double-Diffused MOS)를 사용한 ESD 파워 클램프에 비해 500% 성능향상(강인성)이 있게 된 것을 알 수 있다.

Abstract ▼ AI-Helper

The holding voltage of the high-voltage MOSFETs in snapback condition is much smaller than the power supply voltage. Such characteristics may cause the latcup-like problems in the Smart Power ICs if these devices are directly used in the ESD (Electrostatic Discharge) power clamp. In this work, a latchup-free design based on the Drain-Extended PMOS (DEPMOS) adopting gate VDD structure is proposed. The operation region of the proposed gate-VDD DEPMOS ESD power clamp is below the onset of the snapback to avoid the danger of latch-up. From the measurement on the devices fabricated using a $0.35\;{\mu}m$ BCD (Bipolar-CMOS-DMOS) Process (60V), it was observed that the proposed ESD power clamp can provide 500% higher ESD robustness per silicon area as compared to the conventional clamps with gate-driven LDMOS (lateral double-diffused MOS).

주제어

AI 본문요약
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문제 정의

또한 이들회로는 같은 형태인 grounded-gate LDMOS 또는 gate-driven LDMOS 등으로 고전압 ESD 보호회로에도 적용된다. 하지만 고전압 파워클램프에 이들을 사용할 때 곤란한 점들이 있는데, 이들을 본 장에서 실제 제작된 회로의 측정결과와 함께 검토한다.

제안 방법

ESD 파워 클램프로 사용되는 고전압 MOSFET 내에서 강한 스냅백 현상이 파워 클램프의 신뢰성에 미치는 영향에 대해 분석하고, 이 문제를 해결한 GDDEPMOS (gate-VDD DEPMOS)> 제안하였다. 제안된 소자는 스냅백에 도달하기 전까지의 영역만을 사용하도록 설계되었으며, 0.
gate-driven 구조는 구동 전압보다 큰 전압을 ESD 현상이라 판단하는 grounded-gate 구조와 달리, ESD 펄스가 아주 짧은 시간 (150ns 이내) 동안 발생하는 것을 고려하여 짧은 펄스가 들어올 때 동작하도록 하는 방식이다圜. HBM(Human Body Model)을 기준으로 하여 시상수가 1μsec 인, RC 네트워크로 ESD 감지 회로를 구성하고, 이것으로 짧은 시간 동안에 들어오는 ESD 펄스를 감지하여 ESD 보호 회로를 동작하게 한다. 이와 같은 방법으로 설계된 gate-driven LDMOS는 유지 전압이 낮아 발생할 수 있는 문제를 해결할 수 있으며, 트리거링 성능이 grounded-gate 구조를 사용한 ESD 보호 소자에 비해 뛰어나다.
고전압 ESD 파워 클램프 설계에 사용되는 소자의 래치업 문제를 해결하기 위해, gate-driven 구조를 사용하여 설계한다. gate-driven LDMOS는 기생 버].
본 연구에서는 gate driven 구조의 크기 문제를 해결하면서도 래치업이 발생하지 않도록 하는 gate-VDD DEPMOS(Drain-Extened PMOS) 구조를 제안하고 0.35 pm 60V BCD (Bipolar-CMOS-DMOS) 공정을 통하여 실제 제작하여 그 성능을 검증하였다.
유지전압이 낮기 때문에 발생하는 래치업 문제를 해결하는 동시에 면적도 작게 하기 위해 Gate-VDD DEPMOS 구조를 제안하였다. Gate-VDD DEPMOS는 일반적으로 사용되는 NMOS의 스냅백 (Snapback) 특성을 이용하지 않고, 항복전압 이후부터 트리거링 전압 이전까지의 구간만을 이용하는 방식이다.
이 방법을 고전압 파워 클램프 ESD 보호회로에도 동일하게 적용하여 ggLDMOS(grounded-gate LDMOS)를 설계하여 0.35 pm 60V BCD (Bipolar-CMOS-DMOS) 공정을 통하여 실제 제작하여 그 성능을 검증하였다. 그림 1은 제작된 ggLDMOS(grounded-gate LDMOS) 의 I-V 특성을 TLP (Transmission Line Pulsing) 장비로 측정한 결과를 보여준다.
제안된 소자는 스냅백에 도달하기 전까지의 영역만을 사용하도록 설계되었으며, 0.35/如 3.3V/60V BCD 공정을 사용하여 제작하여 TLP 장비로 검증하였다. 제안된 파워 클램프는 Smart Power IC를 위해 HBM 3000V를 목표로 하였으며, 소자의 너비가 800㎛ 일 때, HBM 3000V를 만족시킬 수 있는 가능성을 확인하였다.
시상수 lusec를 만족시키기 위해 폴리실리콘 저항 100kQ 과 폴리실리콘/메탈 스택 커패시터 10pF를 사용하였다. 폴리실리콘 저항은 열전도율은 낮지만 래치업 위험이 없기에 사용하였으며, 스택 커패시터는 커패시터가 차지하는 면적을 최소화하기 위해 사용되었다.
표 1에서는 이번 연구에서 설계된 소자와 타 연구에서 제작된 소자의 성능을 비교하였다. 표 1의 비교에서 알 수 있듯이 타 연구에서 제작된 gate-driven 구조의 고전압 파워 클램프의 단위 너비 당 ESD 강인성 (robustness)이 0.

성능/효과

제안된 파워 클램프는 Smart Power IC를 위해 HBM 3000V를 목표로 하였으며, 소자의 너비가 800㎛ 일 때, HBM 3000V를 만족시킬 수 있는 가능성을 확인하였다. 제안된 GDDEPMOS 구조의 고전압 ESD 파워 클램프는 단위 너비 당 ESD 강인성(robustness)이 타 연구에서 제작된 gate-driven 구조의 ESD 파워 클램프보다 5배 이상 우수하며 래치업 문제를 일으키지 않는 안전한 영역 내에서 동작하였다.
3V/60V BCD 공정을 사용하여 제작하여 TLP 장비로 검증하였다. 제안된 파워 클램프는 Smart Power IC를 위해 HBM 3000V를 목표로 하였으며, 소자의 너비가 800㎛ 일 때, HBM 3000V를 만족시킬 수 있는 가능성을 확인하였다. 제안된 GDDEPMOS 구조의 고전압 ESD 파워 클램프는 단위 너비 당 ESD 강인성(robustness)이 타 연구에서 제작된 gate-driven 구조의 ESD 파워 클램프보다 5배 이상 우수하며 래치업 문제를 일으키지 않는 안전한 영역 내에서 동작하였다.
35um 60V BCD 공정을 사용하여 제작한 후 TLP로 측정한 I-V 특성 곡선이다. 측정 결과를 살펴보면 약 93V에서 항복이 일어나기 시작하며 120V 정도에서 0.3A 정도의 이차항복 전류를 갖는 것을 알 수 있다. 이 보다 더 큰 전류가 흐르면 소자가 스냅백 영역에 들어가므로 소자의 크기는 가능한 ESD 전류량이 이차 항복 전압에서의 전류량 보다 작도록 설계해야 한다.
제작된 소자의 성능을 비교하였다. 표 1의 비교에서 알 수 있듯이 타 연구에서 제작된 gate-driven 구조의 고전압 파워 클램프의 단위 너비 당 ESD 강인성 (robustness)이 0.56 V/um가 최고였으나, 본 연구에서 제안한 GDDEPMOS는 3.83 V/〃m로 5배 이상의 성능향상이 있었다. 이것은 채널로 대부분의 전류를 흐르게 하는 gate-driven 구조의 약점을 개선한 것으로 제안된 GDDEPMOS가 고전압 파워 클램프 설계에 적합함을 보여 준다.

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상세보기
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용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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