[논문]리드 온 칩 패키징 기술을 이용하여 조립된 반도체 제품에서 패시베이션 박막의 TC 신뢰성에 영향을 미치는 요인들

이성민; 이성란

doi:10.3740/mrsk.2009.19.5.288

Abstract ▼ AI-Helper

This article shows various factors that influence the thermal-cycling reliability of semiconductor devices utilizing the lead-on-chip (LOC) die attach technique. This work details how the modification of LOC package design as well as the back-grinding and dicing process of semiconductor wafers affec...

This article shows various factors that influence the thermal-cycling reliability of semiconductor devices utilizing the lead-on-chip (LOC) die attach technique. This work details how the modification of LOC package design as well as the back-grinding and dicing process of semiconductor wafers affect passivation reliability. This work shows that the design of an adhesion tape rather than a plastic package body can play a more important role in determining the passivation reliability. This is due to the fact that the thermal-expansion coefficient of the tape is larger than that of the plastic package body. Present tests also indicate that the ceramic fillers embedded in the plastic package body for mechanical strengthening are not helpful for the improvement of the passivation reliability. Even though the fillers can reduce the thermal-expansion of the plastic package body, microscopic examinations show that they can cause direct damage to the passivation layer. Furthermore, experimental results also illustrate that sawing-induced chipping resulting from the separation of a semiconductor wafer into individual devices might develop into passivation cracks during thermal-cycling. Thus, the proper design of the adhesion tape and the prevention of the sawing-induced chipping should be considered to enhance the passivation reliability in the semiconductor devices using the LOC die attach technique.

주제어

AI 본문요약
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문제 정의

무엇보다 반도체 칩의 메모리 용량이 계속적으로 증가하면서 회로의 선폭이나 보호막 두께의 감소에 따른 칩 표면의 거칠기 등이 악화되면서 위에서 언급된 여러 가지 요인들로 인한 회로 손상의 위험성은 점차 심화되고 있다.²⁾ 따라서 본 연구에서는 회로를 보호하는 세라믹 특성의 패시베이션의 신뢰성에 미치는 인자들에 대한 연구를 진행해 보았다.
본 연구에서는 일차적으로 회로와 패시베이션이 도포된 웨이퍼에 325mesh의 그라인더를 이용하여 두께를 조절하고 200 µm 까지는 1500mesh의 그라인더를 이용하여 최종적으로 이면을 가공하였을 경우 실리콘 파편으로 인한 패시베이션의 영향에 대해 분석해 보았다.

제안 방법

760 µm의 실리콘 웨이퍼는 패터닝이 완성된 후 210 µm 까지는 325mesh의 그라인더를 이용하여 두께를 조절하 고 200 µm까지는 1500mesh의 그라인더를 이용하여 최종적으로 이면을 가공하였다.
LOC 구조는 120 µm 두 께의 리드 프레임 alloy 42를 이용하여 패키징 하였으며, 리드 프레임을 칩 위에 장착하기 위한 접착 테이프는 DSAT (double-sided adhesive tape) 형태를 갖도록 준비 하였다.
결과적인 개별 실리콘 칩의 두께를 200 µm, 칩 면적은 1.0×2.0 cm2 의 크기로 준비하여 EMC (epoxy molding compound)를 이용하여 LOC (lead-on-chip) 형태로 조립하였다.
다이싱 공정은 15 µm 두께의 다이아몬드 휠을 이용하여 45,000rpm의 속도로 진행하였다.
본 연구에서는 패시베이션에 직접적으로 접착되는 리드-온-칩 구조에서 플라스틱 패키지의 몸체와 리드 프레임 접착 테이프가 패시베이션의 TC 신뢰성에 미치는 영향에 대한 분석을 위해 A 형태의 시편들은 정상적으로 리드 프레임 접착 테이프를 이용하여 조립하고, B 형태의 시편들은 실험을 위해 리드 프레임 접착 테이프 없이 조립하여 TC (thermal-cycling) 실험을 수행하였다. 그 결과가 어느 경우에도 Fig.
신뢰성 실험은 패시베이션 균열에 가장 민감한 반응을 나타내는 TC (thermal-cycling)로 한정되어 실시하였다. 온도변화 실험은 1000 cycle까지 수행되었으며 실험 조건은 Fig.
2에 정리하였다. 온도변화 실험을 마친 시편 들은 패키지 몸체를 KOH를 이용하여 제거한 후 불량 발생 여부를 광학현미경을 이용하여 1차적인 조사를 실시하였고, 군열 발생이 많은 부위는 SEM (scanning electron microscope)을 이용하여 정밀 조사하였다.²⁾

대상 데이터

통상 SiN 막질은 CVD에 의해 도포될 경우 900℃ 정도까지 재결정 없이 안정한 비정질 상태로 남아 플리스틱 패키징 구조에서는 수분흡수에 의한 금속 회로의 부식을 효과적으로 차단할 수 있기 때문에 가장 널리 쓰이는 보호막질이다. 본 연구에서는 패시베이션 막질의 신뢰성 검증을 위해 일반적으로 최종 응력 완충 역할을 수행하는 폴리이미드 층의 도포가 생략되었다.

성능/효과

본 연구에서는 패시베이션에 직접적으로 접착되는 리드-온-칩 구조에서 플라스틱 패키지의 몸체와 리드 프레임 접착 테이프가 패시베이션의 TC 신뢰성에 미치는 영향에 대한 분석을 위해 A 형태의 시편들은 정상적으로 리드 프레임 접착 테이프를 이용하여 조립하고, B 형태의 시편들은 실험을 위해 리드 프레임 접착 테이프 없이 조립하여 TC (thermal-cycling) 실험을 수행하였다. 그 결과가 어느 경우에도 Fig. 6에 제시된 것처럼 TC 횟수가 증가하면서 패시베이션 균열의 발생빈도는 높아진다는 것을 알 수 있다.²⁾이는 플라스틱 패키지 몸체 또는 테입과 실리콘 칩 사이의 열팽창계수 차로 인한 응력이 패시베이션에 가중되어 패시베이션이 파손될 수 있기 때문인 것으로 해석된다.
리드 온 칩 패키지로 조립되는 반도체 회로를 보호하는 패시베이션 막질은 본 연구에서 살펴 본 것처럼 여러 가지 요인들에 의해 그 신뢰성에 영향을 받으며, 이들 요인들의 상호 연관성에 대한 깊이 있는 연구는 디바이스 패턴에 대한 패키지 구조의 영향을 최소화할 수 있는 방안을 찾는데 큰 도움을 줄 수 있다는 것을 알 수 있었다. 특히, 메모리 용량의 증가로 인해 회로는 점차 복잡해지는 반면, 패시베이션 두께는 점차 얇아지는 상황에서 패시베이션의 신뢰성을 확보하기 위해서는 패키지 공정뿐만 아니라 박막공정과 회로 설계에서부터 신뢰성 문제를 미연에 예견하여 문제의 소지를 예방하려는 노력이 필요하다는 것을 본 연구에서는 보여준다.

후속연구

7은 리드 프레임과 칩 표면사이에 끼인 강화재들에 의해 TC 1000 횟수가 지난 후 패시베이션이 손상된 모습을 보여주는 전자현미경 사진이다. 결론적으로 패시베이션의 TC 신뢰성 확보를 위해서는 패키지 전체 구조 상에서 각 구성 재료들의 개별적인 역할 뿐만아니라 이들의 상호작용으로 인해 발생되는 복합적인 문제들에 대한 종합적인 분석이 필요하다는 것을 알 수 있다.
리드 온 칩 패키지로 조립되는 반도체 회로를 보호하는 패시베이션 막질은 본 연구에서 살펴 본 것처럼 여러 가지 요인들에 의해 그 신뢰성에 영향을 받으며, 이들 요인들의 상호 연관성에 대한 깊이 있는 연구는 디바이스 패턴에 대한 패키지 구조의 영향을 최소화할 수 있는 방안을 찾는데 큰 도움을 줄 수 있다는 것을 알 수 있었다. 특히, 메모리 용량의 증가로 인해 회로는 점차 복잡해지는 반면, 패시베이션 두께는 점차 얇아지는 상황에서 패시베이션의 신뢰성을 확보하기 위해서는 패키지 공정뿐만 아니라 박막공정과 회로 설계에서부터 신뢰성 문제를 미연에 예견하여 문제의 소지를 예방하려는 노력이 필요하다는 것을 본 연구에서는 보여준다. 예를 들어, 웨이퍼의 절단선 위에 패시베이션 막이 부분적으로 제거되도록 설계할 경우 다이싱 공정이나 리드 온 칩 패키지 디자인상에 여러 가지 유연성이 확보되어 공정원 가점감이나 고품질의 제품생산으로 이어질 수 있다는 것을 본 연구에서는 지적하고 있다.

질의응답

핵심어	질문	논문에서 추출한 답변
	플라스틱 패키징 몸체의 장단점은?	이때, CPU 등 고가의 반도체 제품의 경우 Al2O3 등 세라믹 재질을 이용하여 패키징 하는 경우가 있지만, 일반 메모리 칩을 포함한 대부분의 반도체 제품은 에폭시를 모체로 한 플라스틱 재질을 이용하여 패키징 하게 된다. 이러한 플라스틱 패키징 몸체는 몰딩이 쉽고 반도체 칩을 외부의 스크래치나 화학적 공격으로부터 보호하는 기능은 좋으나 실리콘 칩과의 과도한 물성차이로 인해 신뢰성 테스트 과정에서 회로에 여러 가지 물리적 손상을 유발하는 것으로 보고되어 왔다.1-5) 이러한 불량 발생의 예방차원에서 플라스틱 패키지 몸체내에는 실리콘과의 물성차를 줄이기 위한 여러 가지 첨가재들이 들어가게 된다.
	대부분의 반도체 제품 어떤 재질로 패키징하는가?	그러나, 반도체 칩 상단의 미세한 회로를 외부의 가혹한 환경으로 부터 보호하고 반도체 칩을 전자제품에 효율적으로 장착하기 위해 패키징을 하게 된다. 이때, CPU 등 고가의 반도체 제품의 경우 Al2O3 등 세라믹 재질을 이용하여 패키징 하는 경우가 있지만, 일반 메모리 칩을 포함한 대부분의 반도체 제품은 에폭시를 모체로 한 플라스틱 재질을 이용하여 패키징 하게 된다. 이러한 플라스틱 패키징 몸체는 몰딩이 쉽고 반도체 칩을 외부의 스크래치나 화학적 공격으로부터 보호하는 기능은 좋으나 실리콘 칩과의 과도한 물성차이로 인해 신뢰성 테스트 과정에서 회로에 여러 가지 물리적 손상을 유발하는 것으로 보고되어 왔다.
	플라스틱 패키지 몸체내에는 실리콘과의 물성차를 줄이기 위한 여러 가지 첨가재는 어떤 것이며 어떤 역할을 하는가?	1-5) 이러한 불량 발생의 예방차원에서 플라스틱 패키지 몸체내에는 실리콘과의 물성차를 줄이기 위한 여러 가지 첨가재들이 들어가게 된다. 실리카와 같은 강화재가 대표적인 첨가재들이며, 이는 패키지 몸체의 강도를 향상시킬 뿐만아니라 패키지 몸체의 열팽창 계수를 낮추어 칩 표면의 회로손상을 막아주는 역할을 하게 된다. 그러나, 과도한 강화재의 사용은 자칫 몰딩의 어려움을 초래할 수 있어 이러한 노력에도 한계가 있으며, 강화재로 인한 회로의 손상에 대한 우려도 무시할 수 없는 상황이다.

참고문헌 (5)

S. M. Lee and K. W. Lee, Jpn. J. Appl. Phys., 41, 5465 (1996)
S. M. Lee, Jpn. J. Appl. Phys, 45(10A), 7677 (2006)

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S. M. Lee, Met. Mater Int., 11(1), 89 (2005)

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M. Lamson, D. Edwards, S. Groothuis and G. Heine, in Proceedings of the IEEE 45 ECTC (Las Vegas, Nerada, May, 1995) p.1045
Z. Q. Jiang, Y. Huang and A. Chandra, J. of Electronic Packaging, 119, 127 (1997)

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