[논문]TSV (Through Silicon Via) 기술 동향

윤민승

TSV (Through Silicon Via) 기술 동향
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윤민승 (삼성전자)

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문제 정의

복수의 Gate 전극막과 층간 절연막을 상호 결합한 후에 상층부터 하층까지 Hole을 관통시킨다. 그 Hole에 불순물을 포함한 Si을 채우는 것으로 세로로 정렬한 Memory Cell의 구조를 일괄해서 제조하는 것이 가능하도록 하는 것이다. 이와 같은 기술의 실용화를 위해 개발을 진행하고 있다.
Multi Chip Stack Sip의 고성능화 수단으로 개발을 진행하고 있다. 목표는 10층 Stack의 대용량, 고속 Memory의 실현이다.
특히, 반도체 업체들이 향후 근시일 내에 시장에 제품을 출시하는 것을 목표로 추진하고 있다. 본 글에서는 TSV 주요 기술과 현재까지 반도체 업체, 연구소 등에서 진행되어온 TSV 기술 현황을 소개하고 향후 TSV의 발전 방향을 논의하고자 한다.
그로 인해 실제 Device를 이용한 제품도 개발 및 발표되었고, 여러 가지 TSV 관련 기술들의 특허 및 연구 발표도 무수히 많이 이루어지고 있다. 특히, 반도체 업체들이 향후 근시일 내에 시장에 제품을 출시하는 것을 목표로 추진하고 있다. 본 글에서는 TSV 주요 기술과 현재까지 반도체 업체, 연구소 등에서 진행되어온 TSV 기술 현황을 소개하고 향후 TSV의 발전 방향을 논의하고자 한다.

제안 방법

연구소 차원에서도 TSV 연구는 많이 진행되고 있으며, TSV 기술을 제품에 적용하는 것보다는 요소 기술 개발에 비중을 많이 두고 있다. 벨기에의 IMEC 연구소는 Daisy Chain을 구성하여 2 Chip Stack의 Sample을 제작하여 특성을 평가하였다. 독일의 IZM 연구소에서는 Wafer Thinning시 Supporting Carrier가 필요 없는 Electrostatic Charge 방식을 개발하고 있고, Leti 연구소에서는 Chip 적층시 Cu-Cu 혹은 SiO₂ 층을 사용하여 저온 에서 Bonding하는 기술을 중점적으로 개발하고 있다.

성능/효과

현재 개발된 미세 패턴의 Cell을 가지고 추가 미세화 개발 없이 Chip을 적층하면서 용량을 증가시킬 수 있고, 각 Chip의 배선 길이를 그림 3처럼 감소시킬 수 있기에 배선 신호 지연으로 인한 칩 성능 하락을 막을 수 있다.²⁾ TSV 기술은 기존 기술의 한계를 극복하면서도 Moore의 법칙을 만족할 수 있는 차세대 반도체 기술로 각광받고 있다.
TSV 기술이란 Si 기판을 관통하는 홀을 형성하고, Chip 적층시 Si 기판의 위와 아래를 연결하여 Chip 간 신호 및 파워를 전달할 수 있게 만드는 기술이다.¹⁾(그림 1, 2) 그림 1과 2에서 나타내었듯이, TSV 기술을 적용하면 Chip을 3차원으로 적층하여 서로 전기적 배선 연결을 할 수 있고, 그로 인해 2차원 상에서의 Chip을 배치할 때보다 면적을 크게 감소 시킬 수 있다. 다음과 같은 TSV를 이용한 Chip 적층은 앞서 기술한 Cell 미세화를 통한 성능 향상의 한계를 극복할 수 있는 해결책이다.
그 동안 Moore의 법칙이 성립할 수 있었던 가장 큰 요인은 반도체 Cell의 미세화가 성공했기 때문이다. 한정된 면적 안에 Cell 미세화 공정, 특히 노광 공정의 발달로 수십 nm 공정이 가능하였기에 반도체 칩의 능력을 상향시킬 수 있었다. 하지만, 미세화 공정을 통한 Chip 성능 향상은 한계점이 드러나고 있는데, 그것은 크게 2가지 이유로 나눌 수 있다.
다음과 같은 TSV를 이용한 Chip 적층은 앞서 기술한 Cell 미세화를 통한 성능 향상의 한계를 극복할 수 있는 해결책이다. 현재 개발된 미세 패턴의 Cell을 가지고 추가 미세화 개발 없이 Chip을 적층하면서 용량을 증가시킬 수 있고, 각 Chip의 배선 길이를 그림 3처럼 감소시킬 수 있기에 배선 신호 지연으로 인한 칩 성능 하락을 막을 수 있다.²⁾ TSV 기술은 기존 기술의 한계를 극복하면서도 Moore의 법칙을 만족할 수 있는 차세대 반도체 기술로 각광받고 있다.

후속연구

향후에는 여러가지 기능을 가지는 Device의 TSV 적층으로 융복합화된 고성능 System In Package (SIP)의 구현도 가능해지리라 예상한다.

핵심어

질문

논문에서 추출한 답변

Moore의 법칙이란 무엇인가?

‘새로이 개발되는 메모리 칩의 능력은 18~24개월에 약 2배가 된다.’라는 Moore의 법칙은 수십년간 반도체 기술 개발 진화에 적용되었다.

TSV의 주요 기술은 무엇으로 구분할 수 있는가?

TSV의 주요 기술은 크게 4가지로 (Via 형성, Via Filling, Thinning, Bonding) 구분할 수 있다.3) (그림 4)

미세화 공정을 통한 Chip 성능 향상의 한계점이 드러나고 있는데 큰 2가지 이유는 무엇인가?

하지만, 미세화 공정을 통한 Chip 성능 향상은 한계점이 드러나고 있는데, 그것은 크게 2가지 이유로 나눌 수 있다. 하나는 극미세화 공정을 위해서는 점점 더 고성능의 노광 설비가 필요하게 되고, 이는 거대한 설비 투자를 바탕으로 하여 제조 원가의 극단적인 상승을 가져오게 된다. 또한 수십 nm 이하의 미세 패턴은 물리적 한계까지의 노광 설비를 요구하기에 더 이상 극미세화 공정을 칩 성능 향상시키는 효과는 둔화되고 있다. 또 다른 한가지 이유는 성능 향상을 위해 미세 Cell의 개수가 증가함에 따라 Cell을 서로 연결해주는 배선 길이가 증가하게 되고, 이는 길어진 배선에서 신호 지연이 발생하여 칩 성능 향상에 대한 효과가 떨어지게 된다. Cell 미세화를 통한 칩 성능 향상에 대한 한계점을 극복하기 위한 대안으로서 제기된 것이 Through Si Via (TSV) 기술을 이용한 Chip 적층이다.

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