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ITU-T J.83 ANNEX B의 Parity Checksum Generator를 위한 병렬 처리 구조
Parallel Processing Architecture for Parity Checksum Generator Complying with ITU-T J.83 ANNEX B 원문보기

한국통신학회논문지. The Journal of Korea Information and Communications Society. 통신이론 및 시스템, v.34 no.6C, 2009년, pp.619 - 625  

이종엽 (광주과학기술원 정보기전공학부, 통신시스템연구실) ,  홍언표 (광주과학기술원 정보기전공학부, 통신시스템연구실) ,  하동수 (광주과학기술원 정보기전공학부, 통신시스템연구실) ,  임회정 (전남대학교 치의학연구소)

초록
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이 논문은 ITU-T Recommendation J.83 Annex B에서 패킷 동기화와 에러 검출을 위해 사용된 패리티 체크섬 생성기의 병렬 구조를 제안한다. 제안된 병렬 처리 구조는 기존의 직렬 처리 구조에서 일어나는 병목현상을 제거하여 패리티 체크섬을 생성하는데 필요한 처리 시간을 상당히 줄여준다. 실험 결과는 제안된 병렬 처리 구조가 16%의 면적증가로 처리 속도를 83.1%나 줄일 수 있다는 것을 보여준다.

Abstract ▼ AI-Helper 아이콘AI-Helper

This paper proposes a parallel architecture of a Parity Checksum Generator adopted for packet synchronization and error detection in the ITU-T Recommendation J.83 Annex B. The proposed parallel processing architecture removes a performance bottleneck occurred in a conventional serial processing arch...

주제어

#Parity Checksum   #Parallel Syndrome   #ITU-T J   #83 Annex B   #Checksum Generator   #Syndrome Generation  

AI 본문요약
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* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.

문제 정의

  • 이 논문에서 패리티 체크섬 생성기를 위한 8계층의 병렬 처리 구조가 제안되었다. 제안된 병렬 처리구조는 16%의 면적 증가로 각 전송 패킷의 처리속도를 83.

가설 설정

  • 로직 셀의 수는 하드웨어 복잡도를 의미하고 최대 클럭 주파수의 역수인 최소 클럭 주기는 회로의 동작 속도를 나타낸대华 처리 시간은 최소 클럭 주기와 TSP를 처리하는데 필요한 클럭의 수를 곱해서 계산된다. 전력 소모를 비교할 때 두 구조는 초당 1Q.6K TPS 즉 16Mbps 의 같은 처리 속도를 가진다고 가정하였고 이 처리속도는 직렬 구조에서 클럭 주파수를 16MHz로, 병렬 구조에서 2MHz로 맞춤으로써 얻어진다.
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참고문헌 (10)

  1. ITU-T, 'Digital Multi-Programme Systems for Television Sound and Data Services for Cable Distribution,' (ITU-T Recommendation J.83,1997) 

  2. Xilinx, 'J.83 Annex B 변조기v1.3,' (XilinxLogicore, 2004) 

  3. G. Albertengo and R. Sisto, 'Parallel CRC 생성,' IEEE Micro, 10(5), pp.63-73, 1990 

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  4. T. B. Pei and C. Zukowski, 'High-Speed Parallel CRC Circuits in VLSI,' IEEE Trans.on Communications, 40(4), pp.635-657, 1992 

  5. C. Chao and K. P. Keshab, 'High-Speed Parallel CRC Implementation Based on Unfolding, Pipelining, and Retiming,' IEEE Trans. on Circuits and Systems, 53(10), pp.1017-1021, 2006 

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  6. J. Yujen, 'Erroneous MPEG packet synchronization in the MCNS/SCTE/ITU-T J.83 Annex Bstandard,' IEEE Trans. on Consumer Electronics, 44(3), pp.963-968, 1998 

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  7. S. Peter, 'Error Control Coding from Theoryto Practice' (England: John Wiley and Sons Ltd. 2002) 

  8. M. Sprachmann, 'Automatic 생성of Parallel CRC Circuits,' IEEE Design and Test of Computer, Vol.18, Issue3, pp.108-114, May 2001 

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  9. G. Campobello, G. Patane, and M. Russo,'Parallel CRC Realization,' IEEE Trans. oncomputers, Vol.52, No.10, pp.1312-1319, Oct.,2003 

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  10. Altera, 'Stratix Device Family Data Sheet,' Altera Inc., Jan., 2006 

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