온도/습도 시험, 온도 싸이클링 시험 및 고온유지 시험에 따른 Package-on-Package의 신뢰성 Reliability Characteristics of a Package-on-Package with Temperature/Humidity Test, Temperature Cycling Test, and High Temperature Storage Test원문보기
박형 package-on-package에 대해 T/H (temperature/humidity) 시험, TC (temperature cycling) 시험과 HTS(high temperature storage) 시험을 사용하여 신뢰성을 분석하였다. T/H 시험은 $85^{\circ}C/85%$의 조건으로 500시간, TC 시험은 $-40{\sim}100^{\circ}C$의 조건으로 1000회, HTS 시험은 $155^{\circ}C$의 조건으로 1,000시간 범위에서 평가하였다. 폴리이미드 써멀테이프를 사용하여 제작한 24개의 package-on-package (PoP) 시편에 대해 신뢰성 시험 전에 측정한 솔더접속 배선의 평균저항은 $0.56{\pm}0.05{\Omega}$이었으며, 24개 시편에서 모두 유사한 값이 측정되었다. 500시간까지의 T/H 시험, 1000회의 TC 시험 및 1,000시간까지의 HTS 시험후에도 솔더 접속부의 오픈 불량은 발생하지 않았다.
박형 package-on-package에 대해 T/H (temperature/humidity) 시험, TC (temperature cycling) 시험과 HTS(high temperature storage) 시험을 사용하여 신뢰성을 분석하였다. T/H 시험은 $85^{\circ}C/85%$의 조건으로 500시간, TC 시험은 $-40{\sim}100^{\circ}C$의 조건으로 1000회, HTS 시험은 $155^{\circ}C$의 조건으로 1,000시간 범위에서 평가하였다. 폴리이미드 써멀테이프를 사용하여 제작한 24개의 package-on-package (PoP) 시편에 대해 신뢰성 시험 전에 측정한 솔더접속 배선의 평균저항은 $0.56{\pm}0.05{\Omega}$이었으며, 24개 시편에서 모두 유사한 값이 측정되었다. 500시간까지의 T/H 시험, 1000회의 TC 시험 및 1,000시간까지의 HTS 시험후에도 솔더 접속부의 오픈 불량은 발생하지 않았다.
Reliability characteristics of thin package-on-packages were evaluated using T/H (temperature/humidity) test at $85^{\circ}C/85%$ for 500 hours, TC (temperature cycling) test at $-40{\sim}100^{\circ}C$ for 1,000 cycles, and HTS (high temperature storage) test at $155^{\cir...
Reliability characteristics of thin package-on-packages were evaluated using T/H (temperature/humidity) test at $85^{\circ}C/85%$ for 500 hours, TC (temperature cycling) test at $-40{\sim}100^{\circ}C$ for 1,000 cycles, and HTS (high temperature storage) test at $155^{\circ}C$ for 1,000 hours. The average resistance of the solder-bump circuitry between the top and bottom packages of 24 package-on-package (PoP) samples, which were processed using polyimide thermal tape, was $0.56{\pm}0.05{\Omega}$ and quite similar for all 24 samples. Open failure of solder joints did not occur after T/H test for 500 hours, TC test for 1,000 cycles, and HTS test for 1,000 hours, respectively.
Reliability characteristics of thin package-on-packages were evaluated using T/H (temperature/humidity) test at $85^{\circ}C/85%$ for 500 hours, TC (temperature cycling) test at $-40{\sim}100^{\circ}C$ for 1,000 cycles, and HTS (high temperature storage) test at $155^{\circ}C$ for 1,000 hours. The average resistance of the solder-bump circuitry between the top and bottom packages of 24 package-on-package (PoP) samples, which were processed using polyimide thermal tape, was $0.56{\pm}0.05{\Omega}$ and quite similar for all 24 samples. Open failure of solder joints did not occur after T/H test for 500 hours, TC test for 1,000 cycles, and HTS test for 1,000 hours, respectively.
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문제 정의
6, 8, 10에서 관찰한 솔더 접속 부의 높이는 165~230 μm 범위로 시편마다 약간의 차이가 발생하였다. 이와 같은 시편에 따른 솔더 접속부의 높이 차이는 본 연구에서 warpage 방지기술을 lab scale로 구현하기 위해 상부와 하부 패키지들을 폴리이미드 써멀 테이프를 사용하여 수작업으로 유리판에 접착/고정시키는 공정에서 오차가 발생한 것으로 판단된다. 이와 같은 공정오차를 최소화할 수 있도록 공정기술을 보완하면 폴리이미드 써멀테이프를 이용한 PoP 적층공정으로 더욱 균일한 PoP 시편들을 만드는 것이 가능할 것이다.
제안 방법
Fig.3(a)와 같이 유리판 위에 하부 패키지를 접착하여 고정시킨 후, 60% H2SO4, 계면활성제, 증류수를 12%:10%:78% 비율로 혼합한 세척제를 사용하여 하부 패키지 솔더볼 패드의 산화막을 제거하였다. Fig.
1) Si 칩에DAF를 부착하고 PCB 기판에 배열한 후 130℃에서 9.8N의 하중을 가하면서 30분 유지하여 DAF 접착층을 경화 시켜 칩을 상부 기판과 하부 기판에 본딩하였다.
T/H 시험, TC 시험과 HTS 시험 중에서 솔더/Cu 계면에서 금속간 화합물의 성장이 가장 활발히 발생한 HTS 시험시편에 대해 HTS 시간에 따른 솔더 접속부의 단면 미세구조를 관찰하였으며, 그 결과를 Fig. 12에 나타내었다. 솔더/Cu 계면에 Cu3Sn 금속간 화합물이 planar한 형태로 형성되었으며, Cu3Sn와 솔더 사이에 Cu6Sn5 금속간 화합물이 scallop 형태로 형성되었다.
T/H 시험은 85℃/85%의 조건으로 500시간, TC 시험은 -40~100℃ 의 조건으로 1,000회, HTS 시험은 155±2℃의 조건으로 1,000시간 평가하였다.
그런 다음 솔더볼 리플로우 공정중에 솔더의 퍼짐을 막기 위한 솔더 레지스트 층을 20 μm 두께로 형성하여 기판의 전체 두께가 100 μm가 되도록 하였다.
두께 550 μm인 Si 웨이퍼를 양면 chemical-mechanicalpolishing (CMP) 공정으로 40 μm 두께로 thinning 한 후, dicing saw를 사용하여 7 mm × 7 mm 크기로 절단하여 die attach film (DAF) 본딩용 Si 칩을 제작하였다.
본 연구에서는 PoP의 신뢰성에 대한 기초연구로서 상부 패키지와 하부 패키지 및 이들을 적층한 PoP 시편을 제작한 후, 온도/습도(temperature/humidity: T/H) 시험, 온도 싸이클링(temperature cycling: TC) 시험 및 고온유지 (high temperature storage: HTS) 시험에 따른 신뢰성을 분석하였다.
본 연구에서는 상부 패키지를 하부 패키지에 적층하는 PoP 공정에도 폴리이미드 써멀테이프를 적용하였다. Fig.
상기와 같은 방법으로 형성한 PoP 시편들을 사용하여 T/H 시험, TC 시험 및 HTS 시험을 진행하였다. T/H 시험은 85℃/85%의 조건으로 500시간, TC 시험은 -40~100℃ 의 조건으로 1,000회, HTS 시험은 155±2℃의 조건으로 1,000시간 평가하였다.
상기와 같은 상부 패키지와 하부 패키지를 적층하여 PoP를 형성하기 위해 우선 상부 패키지 바닥면의 솔더볼 패드에 325 μm 직경의 SAC302 (96.8% Sn-3.0%Ag-0.2%Cu) 무연솔더볼을 부착하였다.
상부 패키지와 하부 패키지 및 이들을 적층한 PoP 시편을 제작하여 T/H 시험, TC 시험 및 HTS 시험에 따른 장시간 신뢰성을 분석하였다. PCB 기판의 심한 warpage 편차에 기인하여 상부 패키지와 하부 패키지에서 warpage 편차가 심하게 발생하였으나, 폴리이미드 써멀테이프를 사용하여 상부 패키지와 하부 패키지를 서로 고정하고 솔더볼 리플로우를 진행함으로써, 상부 패키지와 하부 패키지 사이의 솔더접합 특성이 균일한 PoP 시편을 제작하는 것이 가능하였다.
8에 나타내었다. 시험 조건의 1/4 분기인 250, 500, 750, 1,000 회에서 저항을 측정하였으며 단면 미세 구조를 관찰하였다. 이 결과에서와 같이 1,000회의 TC 후에도 솔더 접속부의 오픈 불량은 발생하지 않았다.
2%Cu) 무연솔더볼을 부착하였다. 실험실에서 pick-and-place와 같은 솔더볼 실장 전용장비를 사용하기 어렵기 때문에, 본 연구에서는 폴리이미드 기반의 고온/난연용 PI-1388 써멀테이프를 사용하여 솔더볼 부착공정을 진행하였다. 폴리이미드 써멀테이프의 유리천이 개시온도와 종료온도는 각기 539℃와 560℃이며 열분해 온도는 320℃ 이상으로,11) 솔더 리플로우 온도인 250℃보다 높아 솔더 리플 로우시 손상을 방지할 수 있다.
12) T/H 시험시 바이어스 전압은 가하지 않았다. 장시간 신뢰도의 평가를 위해 평가 조건의 1/4 분기가 되는 시간마다 상부 패키지와 하부 패키지가 접합된 PoP 솔더 접속부들을 연결하는 배선(이하 솔더접속 배선이라 칭한다)의 저항을 측정하고 솔더 접속부의 단면을 관찰하였다. PoP 시편에서 상부 패키지와 하부 패키지 사이의 솔더접속 배선은 152개의 솔더범프와 304개의 Cu 패드로 구성되어 있다.
6에 나타내었다. 저항 측정과 단면 관찰은 시험조건의 1/4 분기인 125, 250, 375, 500시간에서 이루어졌다. 이들 결과에서와 같이 500시간까지의 T/H 시험시 PoP 솔더 접속부의 오픈 불량은 발생하지 않았다.
10에 나타내었다. 저항 측정과 단면 미세구조 관찰은 시험조건의 1/4 분기인 250, 500, 750, 1,000시간이 되는 시점에서 이루어졌다. 이 결과에서와 같이 1,000시간까지 HTS 시험에 의한 솔더 접속부의 오픈 불량은 발생하지 않았다.
8N의 하중을 가하면서 30분 유지하여 DAF 접착층을 경화 시켜 칩을 상부 기판과 하부 기판에 본딩하였다. 칩 실장을 완료한 상부 기판과 하부 기판을 각기 EMC 몰딩용 지그에 장입하고 200℃에서 9.8 N의 하중을 가하면서 1시간 유지한 후 상온으로 냉각하여 상부 패키지와 하부 패키지를 제작하였다. 상부 패키지의 EMC 몰드는 13 mm × 13 mm 크기에 250 μm 두께이며, 하부 패키지의 EMC몰드는 8 mm × 8 mm 크기에 150 μm 두께였다.
대상 데이터
상부 기판과 하부 기판들은 모두 크기 14 mm × 14 mm, 두께 100 μm인 PCB 기판을 사용하여 제작하였는데, 기판 core는 60 μm 두께의 BT (bismalemide-triazine)를 사용하였으며 core 상부와 하부에 각기 15 μm 두께의 Cu 층으로 회로 패턴을 형성하였다.
성능/효과
1-5)이들 삼차원 패키징 기술중에서 PoP 기술은 기존에 개별적으로 성능이 검증된 다양한 상부 패키지와 하부 패키지를 적층하여 조합하여 새로운 성능을 갖는 제품 생산이 가능하며, 상부 패키지와 하부 패키지들을 미리 개별적으로 테스트하여 known good die (KGD) 패키지들을 선별하여 사용하는 것이 가능하다. 따라서 bare 칩들을 적층하여 일체화 하는TSV 기술에 비해 다양한 기능의 소자를 구현할 수 있으며, 새로운 제품에 대한 개발시간이 짧고 개발비용이 저렴하며 최종 패키지 제품의 수율을 높일 수 있는 장점이 있다.
24개의 PoP 시편에서 측정한 솔더 접속 배선의 평균저항은 0.56±0.05 Ω으로 24개 시편이 모두 매우 유사한 값을 나타내었다.
05 Ω으로 24개 시편이 모두 매우 유사한 값을 나타내었다. 500시간까지의 T/H 시험, 1,000회의 TC 시험 및 1,000시간까지의 HTS 시험 후 에도 솔더 접속부의 오픈 불량은 발생하지 않았으며, 솔더접속 배선저항이 0.56 Ω에서 0.7 Ω으로 증가하였다.
이 결과에서와 같이 1,000시간까지 HTS 시험에 의한 솔더 접속부의 오픈 불량은 발생하지 않았다. HTS 시험전 0.56 Ω인 솔더접속 배선저항이 HTS 시험시간에 따라 약간씩 증가하는 경향을 나타내었으며, 1,000시간의 HTS 시험 후 0.7 Ω의 저항이 측정되었다. Fig.
상부 패키지와 하부 패키지 및 이들을 적층한 PoP 시편을 제작하여 T/H 시험, TC 시험 및 HTS 시험에 따른 장시간 신뢰성을 분석하였다. PCB 기판의 심한 warpage 편차에 기인하여 상부 패키지와 하부 패키지에서 warpage 편차가 심하게 발생하였으나, 폴리이미드 써멀테이프를 사용하여 상부 패키지와 하부 패키지를 서로 고정하고 솔더볼 리플로우를 진행함으로써, 상부 패키지와 하부 패키지 사이의 솔더접합 특성이 균일한 PoP 시편을 제작하는 것이 가능하였다. 24개의 PoP 시편에서 측정한 솔더 접속 배선의 평균저항은 0.
이 결과에서와 같이 1,000회의 TC 후에도 솔더 접속부의 오픈 불량은 발생하지 않았다. T/H 시험결과와 마찬가지로 TC 회수가 증가함에 따라 솔더 배선 저항이 약간 증가하는 경향을 나타내었으며, TC 시험전 0.56 Ω 이었던 솔더접속 배선의 저항이 1,000회 TC 인가 후 0.7 Ω로 증가하였다. Fig.
신뢰성 시험전 시편과 비교하여 T/H 시험, TC 시험 및 HTS 시험 후 관찰한 시편의 솔더/Cu 패드 계면에서 금속간 화합물이 성장하였음을 관찰할 수 있다. T/H 시험과 TC 시험후의 시편들과 비교하여 HTS 시험후의 시편에서 금속간 화합물이 가장 많이 성장한 것이 관찰되었는데 이는 각 신뢰성 시험의 온도와 유지시 간의 차이(T/H 시험온도 및 유지시간: 85℃, 500시간, TC 시험 최대온도: 100℃, HTS 온도 및 유지시간: 155℃, 1,000시간)에 기인한다.
05 Ω으로, 24개 시편이 거의 동일한 저항값을 나타내었다. T/H 시험시간에 따라 배선 저항이 서서히 증가하는 경향을 나타내었으며, 500시간의 T/H 시험후 0.7 Ω의 저항을 나타내었다. Fig.
그러나 본 연구에서는 큰 warpage 편차를 갖는 상부 패키지와 하부 패키지를 적층하여 형성한 24개의 PoP 시편들에서 측정한 솔더접속 배선저항은 0.56±0.05 Ω으로 24개 시편에서 모두 매우 유사한 값이 측정되었다.
1) 상부 패키지와 하부 패키지가 서로 다른 warpage 거동을 나타내는 경우 이들을 서로 적층하여 PoP 시편을 만드는 것이 어려울 수있다. 그러나 본 연구에서는 폴리이미드 써멀테이프를 사용하여 상부 패키지와 하부 패키지를 서로 고정하고 솔더볼 리플로우를 진행함으로써, 상부 패키지와 하부 패키지의 서로 다른 warpage 거동의 발생을 억제하여 Fig.4(d)의 PoP 단면 주사전자현미경 사진에서 볼 수 있는 바와 같이 상부 패키지와 하부 패키지가 솔더 리플로우에 의해 잘 접합된 PoP 시편을 실험실적으로 제작하는 것이 가능하였다.
11에 나타내었다. 신뢰성 시험전 시편과 비교하여 T/H 시험, TC 시험 및 HTS 시험 후 관찰한 시편의 솔더/Cu 패드 계면에서 금속간 화합물이 성장하였음을 관찰할 수 있다. T/H 시험과 TC 시험후의 시편들과 비교하여 HTS 시험후의 시편에서 금속간 화합물이 가장 많이 성장한 것이 관찰되었는데 이는 각 신뢰성 시험의 온도와 유지시 간의 차이(T/H 시험온도 및 유지시간: 85℃, 500시간, TC 시험 최대온도: 100℃, HTS 온도 및 유지시간: 155℃, 1,000시간)에 기인한다.
저항 측정과 단면 관찰은 시험조건의 1/4 분기인 125, 250, 375, 500시간에서 이루어졌다. 이들 결과에서와 같이 500시간까지의 T/H 시험시 PoP 솔더 접속부의 오픈 불량은 발생하지 않았다. 신뢰성 시험전 24개 시편에서 측정한 솔더접속 저항의 평균값은 0.
후속연구
이와 같은 시편에 따른 솔더 접속부의 높이 차이는 본 연구에서 warpage 방지기술을 lab scale로 구현하기 위해 상부와 하부 패키지들을 폴리이미드 써멀 테이프를 사용하여 수작업으로 유리판에 접착/고정시키는 공정에서 오차가 발생한 것으로 판단된다. 이와 같은 공정오차를 최소화할 수 있도록 공정기술을 보완하면 폴리이미드 써멀테이프를 이용한 PoP 적층공정으로 더욱 균일한 PoP 시편들을 만드는 것이 가능할 것이다.
질의응답
핵심어
질문
논문에서 추출한 답변
삼차원 적층 패키징 기술에는 어떤 것들이 있는가?
휴대성이 기기 성능을 좌우하는 가장 중요한 인자들 중의 하나로 작용하는 모바일 기기에 적용하기 위한 반도체 패키징을 위해 through-Si-via (TSV), system-in-package (SiP), package-on-package (PoP)와 같은 삼차원 적층 패키징 기술들이 활발히 연구되고 있다.1-5)이들 삼차원 패키징 기술중에서 PoP 기술은 기존에 개별적으로 성능이 검증된 다양한 상부 패키지와 하부 패키지를 적층하여 조합하여 새로운 성능을 갖는 제품 생산이 가능하며, 상부 패키지와 하부 패키지들을 미리 개별적으로 테스트하여 known good die (KGD) 패키지들을 선별하여 사용하는 것이 가능하다.
PoP 기술의 특징은?
휴대성이 기기 성능을 좌우하는 가장 중요한 인자들 중의 하나로 작용하는 모바일 기기에 적용하기 위한 반도체 패키징을 위해 through-Si-via (TSV), system-in-package (SiP), package-on-package (PoP)와 같은 삼차원 적층 패키징 기술들이 활발히 연구되고 있다.1-5)이들 삼차원 패키징 기술중에서 PoP 기술은 기존에 개별적으로 성능이 검증된 다양한 상부 패키지와 하부 패키지를 적층하여 조합하여 새로운 성능을 갖는 제품 생산이 가능하며, 상부 패키지와 하부 패키지들을 미리 개별적으로 테스트하여 known good die (KGD) 패키지들을 선별하여 사용하는 것이 가능하다. 따라서 bare 칩들을 적층하여 일체화 하는TSV 기술에 비해 다양한 기능의 소자를 구현할 수 있으며, 새로운 제품에 대한 개발시간이 짧고 개발비용이 저렴하며 최종 패키지 제품의 수율을 높일 수 있는 장점이 있다.
PoP 기술의 장점은?
1-5)이들 삼차원 패키징 기술중에서 PoP 기술은 기존에 개별적으로 성능이 검증된 다양한 상부 패키지와 하부 패키지를 적층하여 조합하여 새로운 성능을 갖는 제품 생산이 가능하며, 상부 패키지와 하부 패키지들을 미리 개별적으로 테스트하여 known good die (KGD) 패키지들을 선별하여 사용하는 것이 가능하다. 따라서 bare 칩들을 적층하여 일체화 하는TSV 기술에 비해 다양한 기능의 소자를 구현할 수 있으며, 새로운 제품에 대한 개발시간이 짧고 개발비용이 저렴하며 최종 패키지 제품의 수율을 높일 수 있는 장점이 있다.1-9)
참고문헌 (25)
D. H. Park, S. J. Shin, S. G. Ahn and T. S. Oh, "Warpage Analysis for Top and Bottom Packages of Package-on-Package Processed with Thin Substrates", J. Microelectron. Packag. Soc., 22(2), 61 (2015).
J. L. Leila, "Numerical Analysis of Thermomechanical Reliability of Through Silicon Vias (TSVs) and Solder Interconnects in 3-dimensional Integrated Circuits", Microelectron. Eng., 87(2), 208 (2010).
D. H. Park, D. M. Jung and T. S. Oh, "Warpage Characteristics Analysis for Top Packages of Thin Package-on-Packages with Progress of Their Process Steps", J. Microelectron. Packag. Soc., 21(2), 65 (2014).
N. Vijayaragavan, F. Carson and A. Mistry, "Package on Package Warpage - Impact on Surface Mount Yields and Board Level Reliability", Proc. 58th Electronic Components and Technology Conference (ECTC), Lake Buena Vista, 389, IEEE Components, Packaging and Manufacturing Technology Society (CPMT) (2008).
H. Eslampour, Y. C. Kim, S. W. Park, T. and W. Lee, "Low Cost Cu Column fcPoP Technology", Proc. 62nd Electronic Components and Technology Conference (ECTC), San Diego, 871, IEEE Components, Packaging and Manufacturing Technology Society (CPMT) (2012).
F. Roa, "Very Thin PoP and SIP Packaging Approaches to Achieve Functionality Integration prior to TSV Implementation", Proc. 64th Electronic Components and Technology Conference (ECTC), Orlando, 1656, IEEE Components, Packaging and Manufacturing Technology Society (CPMT) (2014).
C. G. Kim, H. S. Choi, M. S. Kim and T. S. Kim, "Packaging Substrate Bending Prediction due to Residual Stress", J. Microelectron. Packag. Soc., 20(1), 21 (2013).
J. Zhao, Y. Luo, Z. Huang and R. Ma, "Effects of Package Design on Top PoP Package Warpage", Proc. 58th Electronic Components and Technology Conference (ECTC), Lake Buena Vista, 1081, IEEE Components, Packaging and Manufacturing Technology Society (CPMT) (2008).
C. H. Chien, Y. C. Chen, Y. T. Chio, T. Chen, C. C. Hsieh, J. J. Yan, W. Z Chen and Y. D. Wua, "Influences of the Moisture Absorption on PBGA Package's Warpage during IR Reflow Process", Microelectron. Reliab., 43(1), PI-1388131 (2003).
M. J. Yim, R. Strode, R. Adimula, J. J. Zhang and C. Yoo, "Ultra Thin Top Package using Compression Mold: Its Warpage Control", Proc. 61st Electronic Components and Technology Conference (ECTC), Lake Buena Vista, 1141, IEEE Components, Packaging and Manufacturing Technology Society (CPMT) (2011).
JESD22-A101C, "Steady State Temperature Humidity Bias Life Test", JEDEC Solid State Technology Association, Electronic Industries Alliance, Arlington (1997).
JESD22-A103C, "High Temperature Storage Life", JEDEC Solid State Technology Association, Electronic Industries Alliance, Arlington (2004).
R. A. Gagliano and M. E. Fine, "Thickening Kinetics of Interfacial Cu6Sn5 and Cu3Sn Layers during Reaction of Liquid Tin with Solid Copper", J. Electron. Mater. 32, 12 (2003).
T. Y. Lee, W. J. Choi, K. N. Tu, J. W. Jang, S. M. Kuo, J. K. Lin, D. R. Frear, K. Zeng and J. K. Kivilahti, "Morphology, Kinetics, and Thermodynamics of Solid-State Aging of Eutectic SnPb and Pb-free Solders (Sn-3.5 Ag, Sn-3.8 Ag-0.7 Cu and Sn-0.7 Cu) on Cu", J. Mater. Res., 17, 2 (2002).
J. S. Ha, T. S. Oh and K. N. Tu, "Effect of Supersaturation of Cu on Reaction and Intermetallic Compound Formation between Sn-Cu Solder and Thin Film Metallization", J. Mater. Res., 18, 2109 (2003).
J. W. Yoon and S. B. Jung, "Effect of Isothermal Aging on Intermetallic Compound Layer Growth at The Interface between Sn-3.5 Ag-0.75 Cu Solder and Cu Substrate", J. Mater. Sci., 39, 13 (2004).
S. K. Kang, W. K. Choi, D. Y. Shih, D. W. Henderson, T. Gosselin, A. Sarkhel, C. Goldsmith and K. J. Puttlitz, " $Ag_3Sn$ Pate Formation in the Solidification of Near-ternary", J. Mater., 55, 61 (2003).
K. Zeng, R. Stierman, T. C. Chiu, D. Edwards, K. Ano and K. N. Tu, "Kirkendall Void Formation in Eutectic Sn-Pb Solder Joint on Bare Cu and Its Effect on Joint Reliability", J. Appl. Phys., 97, 024508 (2005).
J. M. Koo, B. Q. Vu, Y. N. Kim, J. B. Lee, J. W. Kim, D. U. Kim, J. H. Moon and S. B. Jung, "Mechanical and Electrical Properties of Cu/Sn-3.5Ag/Cu Ball Grid Array (BGA) Solder Joints after Multiple Reflows", J. Electron. Mater., 37, 118 (2008).
N. Boyard, A. Millischer, V. Sobotka, J. Bailleul and D. Delaunay, "Behaviour of a Moulded Composite Part: Modelling of Dilatometric Curve (Constant Pressure) or Pressure (Constant Volume) with Temperature and Conversion Degree Gradients", Composites Sci. Technol., 67, 943 (2007).
S. Y. Yang, Y. Jeon, S. Lee and K. Paik, "Solder Reflow Process Induced Residual Warpage Measurement and Its Influence on Reliability of Flip-chip Electronic Packages", Microelectron. Reliab., 46, 512 (2006).
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