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대칭형 이중 게이트 MOSFET에 대한 문턱전압 연구
A Study of the Threshold Voltage of a Symmetric Double Gate Type MOSFET 원문보기

한국인터넷방송통신학회 논문지 = The journal of the Institute of Internet Broadcasting and Communication, v.10 no.6, 2010년, pp.243 - 249  

이정일 (경민대학 정보통신과) ,  신진섭 (경민대학 정보통신과)

초록
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본 논문에서는 대칭형 이중 게이트 MOSFET의 회로해석에 대한 등가모델을 제시하고자 해석적 모델을 연구하였다. 본 연구의 해석적 모델에 사용된 방법은 2차원 포아송 방정식의 해를 가정하여 표면 전위 관계식을 유도하여 실리콘 몸체 내의 전위분포를 풀어 드레인 전압 변화에 대한 문턱전압 관계식을 도출하였다. 단채널 및 장채널 실리콘 채널에서 모두 해석이 가능한 해석적 모델을 적용 가능하도록 하기 위해 MOSFET의 채널 길이에 따른 제한된 지수함수를 적용함으로써 수백 나노미터까지 해석이 가능한 대칭형 이중 게이트 MOSFET 해석적 모델을 연구하였다.

Abstract ▼ AI-Helper 아이콘AI-Helper

In this thesis, in order to a equivalent circuit-analytical study for a symmetric double gate type MOSFET, we slove analytically the 2D Poisson's equation in a a silicon body. To solve the threshold voltage in a symmetric double gate type MOSFET from the derived expression for the surface potential ...

주제어

#SOI(Silicon On Insulator)   #Double Gate MOSFET   #Threshold Voltage   #Short Channel Effect  

AI 본문요약
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문제 정의

  • 본 논문에서는 SOI형 대칭 DG MOSFET의 문턱전압이 간편한 closed-form으로 도출되는 새로운 해석적 모델을 제안하였다. 새로운 문턱 전압 모델은 2차원 포아송 방정식 풀이를 위해 실리콘 몸체 내의 전위 분포를 채널의 수직한 방향 x에 대해 4차 다항식으로 제안하고, 표면 전위의 최소치가 2ΦB가 되는 조건으로부터 대칭 DG MOSFET에서 closed-form의 간편한 문턱 전압의 해석적 모델을 제안할 수 있었다.
  • 본 논문에서는 채널 두께가 수백 [㎛] 이하로 얇은 SOI형 대칭 DG MOSFET의 채널 내의 전위 분포를 채널에 수직한 방향의 좌표 x에 대해 4차 다항식으로 표현 가능하다고 가정하여 2차원 포아송 방정식을 풀어 보다 정확한 표면 전위의 표현식을 도출하고 이 결과를 이용 하여 closed-form의 간편한 문턱 전압의 모델을 제안하였다.

가설 설정

  • 는 실리콘 몸체에서의 균일한 도핑농도이다. Tsi 가 얇은 thin body 소자인 경우 실리콘 몸체 전체가 공핍되었다고 가정하여 채널 내의 2차원 포아송 방정식을 다음으로 가정 하였다.
  • [8,9] 현재까지 제안 된 모델은 수식의 복잡성과 도출을 위한 과도한 가정으로 closed-form의 문턱 전압이 도출되지 않는 단점을 갖고 있다. 문턱 전압 도출의 또 다른 해석적 모델로는 채널 내의 전위 분포를 채널 수직 방향의 좌표 x에 대해 2차 다항식으로 표현 가능하다고 가정하여 2차원 포아송 방정식을 풀이하는 방법이 있다.
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질의응답

핵심어 질문 논문에서 추출한 답변
단채널 효과가 MOSFET의 회로 해석을 어렵게 만드는 이유는 무엇인가? 단채널 효과(Short Channel Effect : SCE)는 MOSFET의 누설전류 증가, 드레인 전압 증가에 따른 문턱전압의 감소 및 문턱전압의 기울기 저하 등을 발생시킴으로 MOSFET의 회로 해석을 어렵게 만든다.[1,2,3,4] 집적회로에 사용되는 소자들의 스케일 다운에서 문제가 되고 있는 SCE를 줄이는 방법으로 기판의 도핑 농도를 높이는 방법을 이용하지만 이동도의 저하 및 드레인 전압에 따른 빠른 절연파괴점의 발생으로 도핑 농도를 높이지 않고도 SCE를 줄일 수 있는 SOI(Silicon On Insulator)형 이중 게이트(Double Gate : DG) MOSFET 이 최근 주목받고 있다.
문턱 전압 도출의 또 다른 해석적 모델로는 채널 내의 전위 분포를 채널 수직 방향의 좌표 x에 대해 2차 다항식으로 표현 가능하다고 가정하여 2차원 포아송 방정식을 풀이하는 방법의 문제점은 무엇인가? 문턱 전압 도출의 또 다른 해석적 모델로는 채널 내의 전위 분포를 채널 수직 방향의 좌표 x에 대해 2차 다항식으로 표현 가능하다고 가정하여 2차원 포아송 방정식을 풀이하는 방법이 있다.[10,11] 그러나 채널 내의 전위 분포를 채널에 수직한 방향의 좌표 x 에 대해 2차식으로 단순하게 표현할 수 있다고 가정함으로서 무리한 해석을 야기 시킨다.[12,13] 특히 단 채널 해석의 경우 모델의 정확성이 떨어지게 된다.
대칭 및 비대칭 DG MOSFET의 특징은 무엇인가? [1,2,3,4] 집적회로에 사용되는 소자들의 스케일 다운에서 문제가 되고 있는 SCE를 줄이는 방법으로 기판의 도핑 농도를 높이는 방법을 이용하지만 이동도의 저하 및 드레인 전압에 따른 빠른 절연파괴점의 발생으로 도핑 농도를 높이지 않고도 SCE를 줄일 수 있는 SOI(Silicon On Insulator)형 이중 게이트(Double Gate : DG) MOSFET 이 최근 주목받고 있다.[5,6] 대칭 및 비대칭 DG MOSFET 이 기존의 planar형 MOSFET에 비해 스위칭 동작이 향상되고 저전압에서도 전류 수송 능력이 향상되며 누설전류가 감소하는 등 SCE를 감소시켜 소자 특성이 개선되는 것으로 보고 된 바 있다.[6,7]
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참고문헌 (11)

  1. S. P. Sinha, A. Zaleski, D. E. Ioannou, "Investigation of carrier generation in fully depleted enhancement and accumulation mode SOI MOSFET's," IEEE Trans. Electron Devices, vol. 42, no. 12, pp. 2413 - 2416, Dec. 1994. 

  2. Ni. Pei, Weiping A. V. Kammula, B. A. Minch, E. C. Kan, "A physical compact model of DG MOSFET for mixed-signal circuit applications-part I : model description," IEEE Trans. Electron Devices, vol. 51, no. 12, pp. 2135 - 2143, Dec. 2004. 

  3. Weimin Zhang, Fossum, J. G, Mathew, L, Yang Du, "Physical insights regarding design and performance of independent-gate FinFETs," IEEE Trans. Electron Devices, vol. 52, no. 10, pp. 2198 - 2206, Oct. 2005. 

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  4. K. K. Young, "Short-channel effect in fully depleted SOI MOSFETs," IEEE Trans. Electron Devices, vol. 36, no. 2, pp. 399 - 402, Feb. 1989. 

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  5. Y. Omura, "A simple model for short-channel effects of a buried-channel MOSFET on the buried insulator," IEEE Trans. Electron Devices, vol. 29, no. 11, pp. 1749-1755, Nov. 1982. 

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  6. A. Dasgupta, S. K. Lahiri, "A two-dimensional analytical model of threshold voltages of short-channel MOSFETs with Gaussian-doped channels," IEEE Trans. Electron Devices, vol. 35, no. 3, pp. 390-392, Mar. 1988. 

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  7. Yu Tian, Ru Huang, Xing Zhang, Yangyuan Wang, "A novel nanoscaled device concept: quasi-SOI MOSFET to eliminate the potential weaknesses of UTB SOI MOSFET," IEEE Trans. Electron Devices, vol. 52, no. 4, pp. 561 - 568, Apr. 2005. 

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  8. T. J. Cunningham, R. C. Gee, E. R. Fossum, S. M. Baier, "Deep cryogenic noise and electrical characterization of the complementary heterojunction field-effect transistor (CHFET)," IEEE Trans. Electron Device Letters, vol. 41, no. 6, pp. 888-894, Nov. 1994. 

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  9. K. W. Terrill, C. U. Hu, P. K. Ko, "An Analytical Model for the Channel Electric Field in MOSFET's with Graded-Drain Structures," IEEE Trans. Electron Device Letters, vol. 5, no. 11, pp. 440-442, Nov. 1984. 

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  10. Ge. Lixin, J. G. Fossum, "Analytical modeling of quantization and volume inversion in thin Si-film DG MOSFETs," IEEE Trans. Electron Devices, vol. 49, no. 2, pp. 287 - 294, Feb. 2002. 

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  11. K. N. Ratnakumer, J. D. Meindle, "Short-channel MOST threshold Voltage Model," IEEE J. of Solid-state Circuits, vol. SC-17, pp. 937-947, Oct. 1982. 

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