[논문]터널링 산화막 두께 변화 및 열처리에 따른 Al2O3/TaAlO4/SiO2 다층막의 전기적 특성에 관한 연구

박정태; 김효준; 최두진

doi:10.4191/kcers.2010.47.5.461

터널링 산화막 두께 변화 및 열처리에 따른 Al2O3/TaAlO4/SiO2 다층막의 전기적 특성에 관한 연구
Electrical Characteristics of Al2O3/TaAlO4/SiO2 Multi-layer Films by Different Tunnel Oxide Thicknesses and Annealing Treatment 원문보기

한국세라믹학회지 = Journal of the Korean Ceramic Society, v.47 no.5 = no.330, 2010년, pp.461 - 466

박정태 (연세대학교 신소재공학과) , 김효준 (연세대학교 신소재공학과) , 최두진 (연세대학교 신소재공학과)

Abstract ▼ AI-Helper

In this study, $Al_2O_3/TaAlO_4/SiO_2$ (A/TAlO/S) structures with tantalum aluminate charge trap layer were fabricated for Nand flash memory device. We evaluated the memory window and retention characteristic as the thickness of the tunnel oxide was varied among 3 nm, 4 nm, and 5 nm. All tunnel oxide thicknesses were measured by ellipsometer and TEM (Transmission Electron Microscope). The A/TAlO/S multi-layer film consisted of 5 nm tunnel oxide showed the best result of memory window of 1.57 V and retention characteristics. After annealing the 5 nm tunnel oxide A/TAlO/S multi-layer film at $900^{\circ}C$. The memory window decreased to 1.32 V. Moreover, the TEM images confirmed that the thickness of multi-layer structure decreased 14.3% after annealing and the program conditions of A/TAlO/S multi-layer film decreased from 13 V to 11 V for 100 ms. Retention properties of both as-deposited and annealed films stably maintained until to $10^4$ cycles.

주제어

AI 본문요약
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제안 방법

2008 ITRS 자료⁹⁾를 참고로 하여, 블러킹 산화막인 Al₂O₃는 10 nm, 전하저창층인 TaAlO₄는 7 nm, 터널링 산화막의 두께 변화에 따른 메모리의 특성을 보기 위하여 터널링 산화막의 두께를 각각 3 nm, 4 mn, 5 nm로 달리하였다. 또한, 그 중 최적화한 터널링 산화막의 두께를 가진 A/TaAlO/S 구조를 900℃ 열처리를 하여, 열처리 전과 후의 전기적 특성을 비교하였다.
A/TAlO/S 구조의 I-V 값을 측정하기 위하여 HP 4145B 측정 장비를 사용하였다. RTP 장비로 열처리 후, 전기적 특성의 변화를 알아 보았다.
산화막을 올리기 전, (100) n-type 실리콘 웨이퍼(SILTRON, Korea)의 표면에 존재하는 유기용매 처리를 위하여 각각 TCE→Acetone→메탄올→DI water 순으로 3 min씩 dipping하여 유기물을 제거 한 후, 10% HF 용액에 40 sec간 dipping 후, DI water 에 3 min 간 dipping하여 자연 산화막을 제거 하였다. SiO₂ 터널링 산화막을 성장시키기 위하여 Rapid Thermal Oxidation (RTP, ULVAC MILA 3000)을 사용하여 850℃에서 실리콘 웨이퍼를 dry O₂ 분위기에서 각각 5 min, 10 min, 15 min 동안 3 nm, 4 nm, 5 nm를 산화시켰다. TaAlO₄ 박막과 Al₂O₃ 박막은 chamber 내의 조건을 200℃, 667 Pa (5 torr)에서 금속유기화학기상증착법 (MOCVD)을 사용하여 증착하였다.
8 nm)을 사용하였다. 각 박막의 두께 측정 및 각 박막이 비정질 구조임을 확인하기 위해 고분해능 투과 전자 현미경(HRTEM, Tecnai G2 F20 S-Twin)을 사용하였다. 또한, memory window 그리고, rentention 특성을 보기 위해 캐패시터 메모리 특성 관찰을 위하여 1 MHz의 주파수에서 capacitance–voltage (C–V) analyzer (Keithley 590)로 측정하였다.
이는 erase 시, 전압을 인가하면 gate를 따라 여분의 전하가 블러킹 산화막을 통해 전하저장층으로 주입이 되고, 터널링 산화막에 걸리는 전계도 줄어 들기 때문이다. 그러므로, 블러킹 산화막도 실리콘 산화물 (SiO₂)을 사용하는 대신 이보다 두 배 정도 더 높은 유전상수를 가지는 알루미늄 산화물 (Al₂O₃)으로 대체하여, 터널링 산화막에 사용하는 전계를 증가시켜 erase 속도 및 동작 전압을 개선하였다.⁷⁾
를 사용하여 추가적인 트랩 사이트를 만들어 전하의 트랩밀도를 높였다. 그런 후, SiO₂ 터널링 산화막의 두께를 각각 3 nm, 4 nm, 5 nm한 A/TAlO/S 다층막의 전기적 특성을 살펴 보았다. 터널링 산화막의 두께가 높을수록 program/erase speed와 전압은 저하되지만, retention 특성은 향상 되는 것을 알 수 있었다.
또한, memory window 그리고, rentention 특성을 보기 위해 캐패시터 메모리 특성 관찰을 위하여 1 MHz의 주파수에서 capacitance–voltage (C–V) analyzer (Keithley 590)로 측정하였다.
Sweep 전압은 -3 V에서 3V까지 변화를 주었고, -13 V에서 100 ms 동안 전압을 인가하여 full erase를 하여서, 전하저장층의 남아있는 여분의 전자를 완전히 제거하였다. 또한, program/erase의 조건을 각각 5 V~13 V (3 ms~1,000 ms)와 -5 V~-13 V (3 ms~1,000 ms)의 범위로 변화시켜 주어, program/erase시에 최적화 된 메모리의 동작 조건을 찾아 내었다. 3 nm와 4 nm의 터널링 산화막을 가지는 A/TAlO/S 다층막은 program/erase 조건은 각각 11 V 100ms/-13 V 10 ms와 11 V 100 ms/-13 V 100 ms였고, memory window는 각각 0.
또한, 그 중 최적화한 터널링 산화막의 두께를 가진 A/TaAlO/S 구조를 900℃ 열처리를 하여, 열처리 전과 후의 전기적 특성을 비교하였다.
본 연구에서는 전하저장층을 TaAlO₄를 사용하여 추가적인 트랩 사이트를 만들어 전하의 트랩밀도를 높였다. 그런 후, SiO₂ 터널링 산화막의 두께를 각각 3 nm, 4 nm, 5 nm한 A/TAlO/S 다층막의 전기적 특성을 살펴 보았다.
산화막을 올리기 전, (100) n-type 실리콘 웨이퍼(SILTRON, Korea)의 표면에 존재하는 유기용매 처리를 위하여 각각 TCE→Acetone→메탄올→DI water 순으로 3 min씩 dipping하여 유기물을 제거 한 후, 10% HF 용액에 40 sec간 dipping 후, DI water 에 3 min 간 dipping하여 자연 산화막을 제거 하였다.
Wang⁵⁾의 보고에 따르면, 전하저장층의 물질을 Ta₂O₅ 물질로 바꾸어, retention 및 endurance의 특성을 향상시켰다. 하지만, Ta₂O₅의 경우, 트랩밀도가 부족하기 때문에 본 연구에서는 이온의 크기가 틀린 Ta/Al의 혼합 산화물을 만들어 추가적인 트랩을 만들어 트랩 밀도를 더 높였다.⁶⁾

대상 데이터

2는 200℃에서 TaAlO₄를 증착을 한 5 nm의 SiO₂터널링 산화막을 가지는 A/TAlO/S 다층막의 TEM 이미지을 보여준다. TEM 이미지에서 보여지듯이 Al₂O₃, TaAlO₄ 그리고 SiO2 두께는 각각 10 nm, 7.5 nm 그리고, 5 nm 였다. A/TAlO/S 3개층을 동시에 찍은 회절패턴에서 보여 지듯이 다층막은 비정질 상태였다.
TaAlO₄ 박막과 Al₂O₃ 박막은 chamber 내의 조건을 200℃, 667 Pa (5 torr)에서 금속유기화학기상증착법 (MOCVD)을 사용하여 증착하였다. TaAlO₄ 박막과 Al₂O₃ 박막의 소스는 Tantalum tetraethoxy acetylacetonate[Ta(OC₂H₅)₄(CH₃COCHCOCH₃), Stream Chemical Inc., USA]와 Al-acetylacetonate [Al(CH₃COCH₃)₃, Stream Chemical Inc., USA]를 사용하였고, carrier gas는 N₂를 사용하였다. TaAlO₄ 박막과 Al₂O₃ 박막은 MOCVD를 통하여 각각 200℃ , 667 Pa (5 torr)에서 4 min과 10 min동안 증착하여 7.

이론/모형

SiO₂ 터널링 산화막을 성장시키기 위하여 Rapid Thermal Oxidation (RTP, ULVAC MILA 3000)을 사용하여 850℃에서 실리콘 웨이퍼를 dry O₂ 분위기에서 각각 5 min, 10 min, 15 min 동안 3 nm, 4 nm, 5 nm를 산화시켰다. TaAlO₄ 박막과 Al₂O₃ 박막은 chamber 내의 조건을 200℃, 667 Pa (5 torr)에서 금속유기화학기상증착법 (MOCVD)을 사용하여 증착하였다. TaAlO₄ 박막과 Al₂O₃ 박막의 소스는 Tantalum tetraethoxy acetylacetonate[Ta(OC₂H₅)₄(CH₃COCHCOCH₃), Stream Chemical Inc.

성능/효과

11) 5 nm의 터널링 산화막을 가지는 A/TAlO/S 다층막의 retention 결과를 Linear fitting을 하였는데, 108 program/erase cycle 후, 5% 정도 retention이 저하되는 것을 예상할 수 있었다.
14 V였다. 3 nm와 4 nm의 터널링 산화막을 A/TAlO/S 다층막에서는, 터널링 산화막의 두께가 두꺼워지면 전자의 터널링이 쉽지 않기 때문에 program/erase의 시간이 증가하는 것을 확인할 수 있었다. 하지만, memory window의 변화는 크게 일어나지 않음을 알 수 있었다.
3% 정도 감소한 것을 확인할 수 있었다. A/TAlO/S 다층막의 3개층의 동시에 회절패턴을 보았고, 패턴에서 보여 지듯이 다층막은 비정질 상태임을 확인할 수 있었다. 일반적으로, Ta₂O₅의 경우는 400 nm의 두께에서 800℃에서 열처리를 하였을 경우 결정화된다는 보고가 있었다.
Retention 저하율은 열처리 전과 후가 크게 차이가 없었다. Memory window는 1.57 V에서 1.32 V로 변화가 크게 일어 나지 않았고, retention 특성은 초기 memory window와 비교할 때 동일한 4% 수준으로 유지하였고, 소자의 program의 동작 전압과 erase의 speed가 개선되었기 때문에, 5 nm의 900℃에서 열처리된 A/TAlO/S 다층막은 사용이 가능할 것으로 보인다.
57 V였다. Program 동작 시, 인가전압이 2 V 상승하였고, 3 nm의 터널링 산화막을 가질 때 보다, program/erase의 speed는 저하되었다. 터널링 산화막의 두께가 증가가 program/erase의 speed와 program 동작 전압을 저하시킨 것을 확인할 수 있었다.
5는 200℃에서 TaAlO₄를 증착을 한 5 nm의 SiO₂ 터널링 산화막을 가지는 A/TAlO/S 다층막을 900℃에서 열처리 한 후의 TEM 이미지을 보여준다. TEM 이미지에서 보여지듯이 Al₂O₃, TaAlO₄ 그리고 SiO₂ 두께는 각각 9.1 nm, 6.3 nm, 3.9 nm였고, 열처리를 하기 전 보다 막의 두께가 전체적으로 22.5 nm에서 19.3 nm로 14.3% 정도 감소한 것을 확인할 수 있었다. A/TAlO/S 다층막의 3개층의 동시에 회절패턴을 보았고, 패턴에서 보여 지듯이 다층막은 비정질 상태임을 확인할 수 있었다.
¹¹⁾ 5 nm의 터널링 산화막을 가지는 A/TAlO/S 다층막의 retention 결과를 Linear fitting을 하였는데, 10⁸program/erase cycle 후, 5% 정도 retention이 저하되는 것을 예상할 수 있었다. 그러므로, 이 연구에서 5 nm의 터널링 산화막을 가지는 A/TAlO/S 다층막은 retention의 특성이 뛰어나므로, 앞으로 high-k 전하저장층을 가지는 flash memory 후보군임을 확인할 수 있었다.
57 V이고, retention 특성 저하가 초기 memory window 보다 4% 정도 저하되는 것으로 특성이 가장 우수하였다. 또한, 열처리를 통하여 전체적인 A/TAlO/S 다층막의 두께는 줄었지만, 전하저장층의 막질을 개선하여, 낮은 program/erase 동작 전압을 갖게 하였고, erase speed를 향상하였다. 누설전류는 열처리 후에도 동작전압 1V에서 10^-4 A/cm² 정도 였다.
57 V와 비교하여 볼 때, 크게 변하지 않았다. 열처리 하기 전과 후의 시편을 비교하였을 경우, program 13 V에서 11 V로 동작 전압이 2 V 감소하였고, erase time은 100 ms에서 10 ms로 개선되었다. 이것은 열처리를 통하여 터널링 산화막의 두께가 줄어 들면서, 전하의 터널링이 쉽게 일어나기 program/erase가 쉬워지기 때문이다.
94×10^-4 A/cm²이다. 열처리 후의 A/TAlO/S 다층막은 터널링 산화막의 두께가 줄었기 때문에 누설전류가 열처리 전보다 더 흐르는 것을 확인할 수 있었다. 2007 ITRS¹⁴⁾자료에 따르면, 동작전압 1V에서 10^-1 A/cm² order까지 소자를 사용가능하므로, A/TAlO/S 다층막은 차세대 flash 메모리 소자로 사용이 가능하다.
그런 후, SiO₂ 터널링 산화막의 두께를 각각 3 nm, 4 nm, 5 nm한 A/TAlO/S 다층막의 전기적 특성을 살펴 보았다. 터널링 산화막의 두께가 높을수록 program/erase speed와 전압은 저하되지만, retention 특성은 향상 되는 것을 알 수 있었다. 5 nm의 터널링 산화막을 가진 A/TAlO/S 다층막의 경우가 memory window가 1.
Program 동작 시, 인가전압이 2 V 상승하였고, 3 nm의 터널링 산화막을 가질 때 보다, program/erase의 speed는 저하되었다. 터널링 산화막의 두께가 증가가 program/erase의 speed와 program 동작 전압을 저하시킨 것을 확인할 수 있었다. 동작 전압은 높고, program/erase speed는 떨어지지만, memory window가 3 nm와 4 nm의 터널링 산화막을 가지는 A/TAlO/S 다층막보다는 memory window가 큰 5 nm의 산화막을 가지는 다층막을 사용하는 것이 retention 특성을 개선할 수 있다.

질의응답

핵심어	질문	논문에서 추출한 답변
	Flash 메모리에서 기존에 사용하던 floating-gate를 사용할 경우 발생하는 문제는?	일반적으로 NAND Flash 메모리의 경우 floating-gate에 전하를 저장 유/무에 따라 “0”, “1”을 구분하여 메모리로써 역할을 하게 한다. 기존에 사용하던 floatinggate를 사용할 경우 Flash 메모리에서 cell-interference1)와 stress-induced leakage current(SILC) 문제가 발생한다.2) 이러한 문제를 해결하기 위하여 다결정 실리콘을 사용하는 floating-gate 구조 대신에 실리콘 질화물(Si3N4)나 하프늄산화물(HfO2) 같은 부도체를 전하 저장에 사용하는 SONOS(Silicon-oxide-nitride-oxide-silicon) 구조가 제안 되어 졌다.
	Ta2O5의 단점은?	Wang5)의 보고에 따르면, 전하저장층의 물질을 Ta2O5 물질로 바꾸어, retention 및 endurance의 특성을 향상시켰다. 하지만, Ta2O5의 경우, 트랩밀도가 부족하기 때문에 본 연구에서는 이온의 크기가 틀린 Ta/Al의 혼합 산화물을 만들어 추가적인 트랩을 만들어 트랩 밀도를 더 높였다.6)
	플래시 메모리의 장점은?	플래시 메모리는 높은 집적성과 데이터의 비휘발성, 낮은 제조비용 등의 장점을 통하여 비휘발성 메모리 중에서 대표적으로 사용되고 있으며, 휴대폰, MP3 등의 휴대용 저장 장치 및 노트북 시장에서의 사용이 증가하여 시장이 확대되고 있다. 일반적으로 NAND Flash 메모리의 경우 floating-gate에 전하를 저장 유/무에 따라 “0”, “1”을 구분하여 메모리로써 역할을 하게 한다.

참고문헌 (14)

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상세보기
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Front-end processing, in International Technology Roadmap for Semiconductor (ITRS) (2007).

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표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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