본 논문에서는 CMMB (China Mobile Multimedia Broadcasting) 표준의 LDPC(Low Density Parity Check) 부호 복호기를 효과적으로 구현하는 방법을 제안한다. 본 논문은 AGU(Address GenerationUnit)와 Index 행렬을 이용하여 효율적으로 주소 값을 생성함으로써, 메모리 사용량을 줄이고 복잡도를 감소시켰다. 또한 LDPC 부호 복호기의 throughput을 향상시키기 위해 한 클럭에 여러 메시지를 전달하는 부분 병렬 구조를 사용하였고, 하나의 주소를 사용하여 병렬적으로 동작이 가능하도록 노드 그룹핑을 진행하였다. 제안하는 LDPC 부호 복호기는 Verilog HDL로 구현하였으며, Synopsys사의 Design Compiler를 이용하여 Chartered $0.18{\mu}m$CMOS cell library 공정으로 합성하였다. 제안된 복호기는 455K(in NAND2)의 크기를 가지며, 185MHz의 클럭에서 1/2 부호는 14.32 Mbps의 throughput을 갖고, 3/4 부호는 26.97Mbps의 throughput을 갖는다. 또한 기존의 CMMB용 LDPC의 메모리와 비교하여 0.39% 의 메모리만 사용된다.
본 논문에서는 CMMB (China Mobile Multimedia Broadcasting) 표준의 LDPC(Low Density Parity Check) 부호 복호기를 효과적으로 구현하는 방법을 제안한다. 본 논문은 AGU(Address Generation Unit)와 Index 행렬을 이용하여 효율적으로 주소 값을 생성함으로써, 메모리 사용량을 줄이고 복잡도를 감소시켰다. 또한 LDPC 부호 복호기의 throughput을 향상시키기 위해 한 클럭에 여러 메시지를 전달하는 부분 병렬 구조를 사용하였고, 하나의 주소를 사용하여 병렬적으로 동작이 가능하도록 노드 그룹핑을 진행하였다. 제안하는 LDPC 부호 복호기는 Verilog HDL로 구현하였으며, Synopsys사의 Design Compiler를 이용하여 Chartered $0.18{\mu}m$ CMOS cell library 공정으로 합성하였다. 제안된 복호기는 455K(in NAND2)의 크기를 가지며, 185MHz의 클럭에서 1/2 부호는 14.32 Mbps의 throughput을 갖고, 3/4 부호는 26.97Mbps의 throughput을 갖는다. 또한 기존의 CMMB용 LDPC의 메모리와 비교하여 0.39% 의 메모리만 사용된다.
In this paper, we propose a memory efficient multi-rate Low Density Parity Check (LDPC) decoder for China Mobile Multimedia Broadcasting (CMMB). We find the best trade-off between the performance and the circuit area by designing a partially parallel decoder which is capable of passing multiple mess...
In this paper, we propose a memory efficient multi-rate Low Density Parity Check (LDPC) decoder for China Mobile Multimedia Broadcasting (CMMB). We find the best trade-off between the performance and the circuit area by designing a partially parallel decoder which is capable of passing multiple messages in parallel. By designing an efficient address generation unit (AGU) with an index matrix, we could reduce both the amount of memory requirement and the complexity of computation. The proposed regular LDPC decoder was designed in Verilog HDL and was synthesized by Synopsys' Design Compiler using Chartered $0.18{\mu}m$ CMOS cell library. The synthesized design has the gate size of 455K (in NAND2). For the two code rates supported by CMMB, the rate-1/2 decoder has a throughput of 14.32 Mbps, and the rate-3/4 decoder has a throughput of 26.97 Mbps. Compared with a conventional LDPC for CMMB, our proposed design requires only 0.39% of the memory.
In this paper, we propose a memory efficient multi-rate Low Density Parity Check (LDPC) decoder for China Mobile Multimedia Broadcasting (CMMB). We find the best trade-off between the performance and the circuit area by designing a partially parallel decoder which is capable of passing multiple messages in parallel. By designing an efficient address generation unit (AGU) with an index matrix, we could reduce both the amount of memory requirement and the complexity of computation. The proposed regular LDPC decoder was designed in Verilog HDL and was synthesized by Synopsys' Design Compiler using Chartered $0.18{\mu}m$ CMOS cell library. The synthesized design has the gate size of 455K (in NAND2). For the two code rates supported by CMMB, the rate-1/2 decoder has a throughput of 14.32 Mbps, and the rate-3/4 decoder has a throughput of 26.97 Mbps. Compared with a conventional LDPC for CMMB, our proposed design requires only 0.39% of the memory.
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문제 정의
이와 같이 실행을 하면 패리티 검사를 통과하는 마지막복호 때 패리티 검사 때 필요 없는 체크노드 연산을 한번 더 진행하는 단점이 있다. 그러나 별도의 클럭을 소비하지 않고도 패리티 검사를 진행할 수 있다는 장점이있고 이로 인해 높은 throughput을 가질 수 있으므로본 논문에서는 체크노드 연산과 패리티 검사를 동시에하는 방법을 채택하였다.
따라서 AGU가 패리티 검사 행렬 H에 맞게 메시지 충돌없이, 메모리 주소를 정확하게 생성해줄 필요가 있다. 본 논문에서는 주소 값을 생성하는 오버헤드를 줄이고, 메시지 충돌 없이 16개의 공유 메모리를 이용하는 그룹핑 방법을 제시한다. 마지막으로 그림 2에서 설명했던것과 같이 동일한 메모리 주소에 덮어 쓰는 일이 없게하기 위해, AGU에서 메모리 주소를 생성할 때 인덱스행렬 I를 사용하여 주소를 생성하는 방법을 제안한다.
본 논문은 이러한 흐름에 맞춰, CMMB(China Multimedia Mobile Broadcasting) 표준에서 사용되는 LDPC 부호 복호기를 하드웨어로 구현하는 방법에 관한 것이다. DVB-S2 표준이나 802.
행에서의 주소 값을 생성할 수 있다. 본 절에서는 노드를 어떻게 그룹핑하면 동시에 병렬적으로 동작햐게할 수 있는지를 다룬다. 이를 위하여 식 (1)을 체크노드관점으로 표현할 수 있고, 이는 식 (3)과 같다.
본논문에서는 이러한 인덱스의 패턴을 파악하여, 18x6의인덱스 행렬 I를 저장하는 방법을 제안한다. 18x6x2bits 크기의 인덱스 행렬을 저장하여 실제 주소를 생성한다는 것은 처음 등장하는 비트노드가 인덱스를 무조건 0 을 가져야 하는 것이 아니라 1이나 2를 가질 수 있음을뜻한다.
제안 방법
제안된 구조는 16개의 공유메모리를 갖고, 공유메모리는 BNU가 연산을 진행할 때에 순차적으로 읽어갈 수있도록 설계하였다. 따라서 576개의 연속적인 비트노드를 그룹핑하여 16개의 그룹으로 나누고, 그룹은 16개의공유메모리에 각각 맵핑된다.
4개나 8개의 노드그룹으로 나누는 경우 CMMB 표준에서 제시한 比roughput을 만족시킬 수 없고, 32개 이상의 노드그룹은 throughput을 만족하나 로직의 크기가매우 커진다. 따라서 본 논문에서는 throughput을 만족시키면서 로직의 크기가 상대적으로 작은 16개의 노드그룹을 선택하여 부분 병렬구조로 설계하였으며, 이러한 그룹핑의 모습은 그림 7과 같다. 18의 배수인 囹8개의 연속적인 체크노드를 그룹핑하여 16개의 그룹으로나누면, 그림 7과 같이 16개의 CNU는 모듈로 연산의결과 값이 갖게 되어서 병렬적으로 진행이 가능하다.
본 논문에서는 주소 값을 생성하는 오버헤드를 줄이고, 메시지 충돌 없이 16개의 공유 메모리를 이용하는 그룹핑 방법을 제시한다. 마지막으로 그림 2에서 설명했던것과 같이 동일한 메모리 주소에 덮어 쓰는 일이 없게하기 위해, AGU에서 메모리 주소를 생성할 때 인덱스행렬 I를 사용하여 주소를 생성하는 방법을 제안한다.
본 논문에서 제안한 LDPC 부호 복호기는 CMMB 표준을 지원하는 부분 병렬 구조의 복호기이다. CMMB 표준은 9216bits의 부호어 길이를 가지며 두 가지 부호율을 지원한다.
본 논문에서 제안한 LDPC 부호의 복호기는 부분 병렬 구조로 16개의 BNU와 16개의 CNU을 사용하였고, 16개의 공유 메모리를 이용하여 메시지를 전달한다. 공유메모리는 비트노드에 맞춰 저장되는 방법을 사용하기때문에, CNU는 AGU에서 주소 값을 받아 메모리에서데이터를 읽어 들여 연산을 진행한다.
본 논문에서 제안한 부분 병렬 구조는 각각 16개의 BNU와 CNU를 사용하여 그림 6과 같이 구성되어 있다. 그림 6에서 알 수 있듯이, CNU에서 연산을 진행할 때 패리티 검사를 동시에 진행하도록 되어 있다.
확인할 수 있다. 본 논문에서는 이와 같은 방법을 통해 인덱스를 저장하는 공간을 줄였을 뿐만 아니라, 쉽게 인덱스를 읽어 들이고 식에 적용시켜 더해주기만 하면 되기 때문에 오버헤드를 감소 시켰다. 표 3은 모든인덱스를 저장할 때와 논문에서 제안한 부분 행렬 I를저장하였을 때를 비교한 것이다.
이에 앞서 근본적으로 패리티 검사 행렬을 저장하는공간을 줄이기 위해 본 논문에서는 패리티 검사 행렬을그대로 저장하는 것이 아니라 그림 1과 같이 열에서 1 의 위치를 저장하는 방법을 사용한다. 하지만, 하드웨어구현상 메모리를 통해 메시지를 주고받기 때문에, 0번째와 2번째 체크노드가 0번째 비트노드와 연결되어 있다고 해서 같은 주소인 0을 가질 수 없다.
18의 배수인 囹8개의 연속적인 체크노드를 그룹핑하여 16개의 그룹으로나누면, 그림 7과 같이 16개의 CNU는 모듈로 연산의결과 값이 갖게 되어서 병렬적으로 진행이 가능하다. 제안된 구조는 16개의 공유메모리를 갖고, 공유메모리는 BNU가 연산을 진행할 때에 순차적으로 읽어갈 수있도록 설계하였다. 따라서 576개의 연속적인 비트노드를 그룹핑하여 16개의 그룹으로 나누고, 그룹은 16개의공유메모리에 각각 맵핑된다.
대상 데이터
제안한 복호기의 구조는 표 4에서 확인할 수 있듯이, 455K의 크기를 갖고 공유 메모리로 221, 184bits 크기를필요로 한다. 1/2 부호 복호기로 동작할 때는 l®MHz 의 클럭에서 14.
성능/효과
97Mbps의 throughput을 갖는다. CMMB 표준에서요구하는 throughpute 1/2 부호일 때 10.落2Mbps, 3/4 부호일 때 16.243Mbps이기 때문에 본 논문에서 제안한복호기의 ttajughpule 두 가지 표준 모두 仕iroughput 요구사항을 만족시킨다. 앞서 언급했던 것처럼, CMMB 표준을 지원하는 LDPC 부호 복호기를 설계한 논문은발표된 바가 없다.
제안하는 구조는 재구성 가능한 구조로 특성이 다른 두가지 부호율을 모두 지원해준다哗 표 4은 제안하는 재구성 가능한 구조로 두 가지 부호율을 지원하는 하나의복호기와 한 가지 부호율을 지 원하는 복호기의 , 크기와 thiuughput을 비교한 것이다. 각각의 복호기와 크기를비교하였을 때는 당연히 본 논문에서 제안하는 재구성가능한 복호기가 크고 느리지만, 두 가지 부호율을 지원하기 위해 두 개의 복호기를 써야 하는 상황이라면본 논문에서 제안하는 복호기가 훨씬 면적 측면에서 이득을 봄을 알 수 있다. 본 논문에서 즉정한 합성 데이터들은 Synopsys 사의 Design Compiled 사용해 Chartered 0.
본 논문에서 제안한 구조는 표 2와 표 3에서 알 수있듯이, 패리티 검사 행렬 H나 주소를 생성하기에 필요한 행렬 I를 위한 메모리 요구량을 일반적인 방식으로했을 때에 비해 0.39%로 매우 효과적으로 줄였다. 표 2 와 표 3은 필요한 메모리 비트를 이용하여 비교한 것이고 표 5는 메모리 컴파일러를 이용하여 메모리를 생성한 후, 생성된 메모리의 크기와 추가된 로직인 AGU의크기를 합한 전체적인 크기를 비교한 데이터이다.
참고문헌 (9)
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Wang Peng, Chen Youg-en, "Low-complexity Real-time LDPC Encoder Design for CMMB", International Conference on Intelligent Information Hiding and Multimedia Signal Processing, Aug. 2008, pp. 1209-1212.
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