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초록
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TSV는 그동안 3D IC 적층을 하는데 핵심 기술로 많이 연구되어 왔고, RC delay를 줄여 소자의 성능을 향상시키고, 전체 시스템 사이즈를 줄일 수 있는 기술로 각광을 받아왔다. 최근에는 TSV를 전기적 연결이 아닌 소자의 열관리를 위한 구조로 연구되고 있다. TSV를 이용한 liquid cooling 시스템 개발은 TSV 제조, TSV 디자인 (aspect ratio, size, distribution), 배선 밀도, microchannel 제조, sealing, 그리고 micropump 제조까지 풀어야 할 과제가 아직 많이 남아있다. 그러나 TSV를 이용한 liquid cooling 시스템은 열관리뿐 아니라 신호 대기시간(latency), 대역폭(bandwidth), 전력 소비(power consumption), 등에 크게 영향을 미치기 때문에 3D IC 적층 기술의 장점을 최대로 이용한 차세대 cooling 시스템으로 지속적인 개발이 필요하다.

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3D integrated circuit(IC) technology with TSV(through Si via) liquid cooling system is discussed. As a device scales down, both interconnect and packaging technologies are not fast enough to follow transistor's technology. 3D IC technology is considered as one of key technologies to resolve a device...

주제어

AI 본문요약
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성능/효과

  • 5에 4단 적층 칩의 F-TSV와 microchannel의 SEM image를 나타내었다. F-TSV와 microchannel heak sink 구조의 열 관리 성능은 TSV 지름, TSV 수, 그리고 microchannel의 두께(thickness)에 영향을 받으며, TSV 수가 증가할수록(즉 Fig. 6의 경우 wall당 TSV column이 증가할수록), 그리고 TSV 지름이 커질수록(즉 TSV aspect ratio가 낮아질수록) 열 저항(thermal resistance)과 압력 강하(pressure drop)는 증가되었다. 이는 고정된 칩 면적에서 microchannel의 수가 줄어들기 때문이다.
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질의응답

핵심어 질문 논문에서 추출한 답변
interlayer cooling 시스템이란? 29-40) 먼저 Fig. 2에서 보는 것과 같은 칩(chip)과 칩 사이에 pin-fin 구조를 이용한 냉각층을 삽입하여 적층시키는 interlayer cooling 시스템을 소개하겠다. Brunschwiler 연구팀은 본 구조로 1 cm2 면적의 칩에서 50 µm 이상의 TSV pitch를 가지고 200 W/cm2 이상의 열 방출 효과를 얻었다고 보고하였다.
소자의 열 문제를 해결하기 위한 방안으로 어떠한 재료 연구가 활발히 진행되고 있는가? 3D 시스템의 경우 열 유속(heat flux)이 매우 높아지고, 면적당 전력이 증가하며, 소자가 과열(overheating)되기 싶고, 또한 소자의 두께가 얇아지면서 hot spot 부분에 열 문제는 더욱 심각해지는 추세이다. 일반적으로 소자의 열 문제를 해결하기 위한 방안으로는 주로 thermal interface material(TIM)이나 heat sink 같은 재료 연구가 활발히 진행되고 있다.12-15) 기존의 paste 나 grease를 이용한 composite 공정 기술이 아닌, diamond를 이용한 하이브리드 구조나 expanded graphite을 이용한 nanocomposite, nano 또는 microparticle filler 등의 연구가 진행되고 있다.
TSV의 지름이 커질수록 열 저항과 압력 강하가 증가된 이유는 무엇인가? 6의 경우 wall당 TSV column이 증가할수록), 그리고 TSV 지름이 커질수록(즉 TSV aspect ratio가 낮아질수록) 열 저항(thermal resistance)과 압력 강하(pressure drop)는 증가되었다. 이는 고정된 칩 면적에서 microchannel의 수가 줄어들기 때문이다.32) 본 보고에서 보듯이 공정과 성능 사이에서 트레이드오프(trade-off)가 발생하기 때문에 반드시 구조의 최적화 작업이 선행되어야 하지만, 위에서 설명한 액체 냉각 시스템은 일반적인 공기 냉각 시스템에 비하여 상당한 열 관리 성능을 보이기 때문에 시도해 볼만한 구조라 하겠다.
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참고문헌 (40)

  1. M. S. Bakir, B. Dang and J. D. Meindl, "Revolutionary Nanosilicon Ancillary Technologies for Ultimate-Performance Gigascale Systems", Proc. IEEE CICC, San Jose, 421, IEEE SSCS/EDS (2007). 

  2. G. G. Shahidi, "Evolution of CMOS Technology at 32 nm and Beyond", Proc. IEEE CICC, San Jose, 413, IEEE SSCS/EDS (2007). 

  3. J. W. Joyner, P. Zarkesh-Ha and J. D. Meindl, "Global Interconnect Design in a Three-Dimensional System-on-a-Chip", IEEE Tran. VLSI Systems, 12, 367 (2004). 

  4. R. S. List, C. Webb and S. E. Kim, "3D Wafer Stacking Technology", Proc. AMC, 18, 29 (2002). 

  5. J. Balachandran, S. Brebels, G. Carchon, M. Kuijk, W. De Raedt, B. Nauwelaers and E. Beyne, "Wafer-Level Package Interconnect Options", IEEE VLSI Systems, 14(6), 654 (2006). 

  6. E. Kim, "Overview of High Performance 3D-WLP", Kor. J. Mater. Res., 17(7), 371 (2007). 

  7. E. Kim and J. Sung, "Yield Challenges in Wafer Stacking Technology", Microelectron. Reliab., 48, 1102 (2008). 

  8. Y. Kim, S. Kang, S. Kim and S. E. Kim, "Wafer Warpage Analysis of Stacked Wafers for 3D Integration", Microelectron. Eng., 89, 46 (2012). 

  9. G. Huang, M. Bakir, A. Naeemi, H. Chen and J. D. Meindl, "Power Delivery for 3D Chip Stacks: Physical Modeling and Design Implication", IEEE EPEPS, 205 (2007). 

  10. G. Y. Tang, S. P. Tan, N. Khan, D. Pinjala, J. H. Lau, A. B. Yu, K. Vaidyanathan and K. C. Toh "Integrated Liquid Cooling Systems for 3-D Stacked TSV Modules", IEEE Trans. Compon. Packag. Technol., 33(1), 184 (2010). 

  11. http://www.itrs.net 

  12. A. J. McNamara, Y. Joshi and Z. M. Zhang, "Characterization of Nanostructured Thermal Interface Materials: A Review", Int. J. Therm. Sci., 62, 2 (2011). 

  13. Jun Xu and T. S. Fisher, "Enhancement of Thermal Interface Materials with Carbon Nanotube Arrays", Int. J. Heat Mass Transfer, 49(9-10), 1658 (2006). 

  14. A. Hamdan, A. McLanahan, R. Richards and C. Richards, "Characterization of a Liquid-Metal Microdroplet Thermal Interface Material", Exp. Therm. Fluid Sci., 35(7), 1250 (2011). 

  15. S. N. Paisner, "Nanotechnology and Mathematical Methods for High-Performance Thermal Interface Materials", Global SMT & Packag., 36 (2008). 

  16. J. Darabi and K. Ekula, "Development of a Chip-Integrated Micro Cooling Device", Microelectron. J., 34(11), 1067 (2003). 

  17. Y. M. Hung and Q. Seng, "Effects of Geometric Design on Thermal Performance of Star-Groove Micro-Heat Pipes", Int. J. Heat Mass Transfer, 54(5-6), 1198 (2011). 

  18. J. Vaes, W. Dehaene, E. Beyne and Y. Travaly, "Integration Challenges of Copper Through Silicon Via (TSV) Metallization for 3D-Stacked IC Integration", Microelectron. Eng., 88(50), 745 (2011). 

  19. R. Hon, S. W. Ricky Lee, S. X. Zhang and C. K. Wong, "Multi-Stack Flip Chip 3D Packaging with Copper Plated Through-Silicon Vertical Interconnection", IEEE EPTC, 384 (2005). 

  20. G. Upadhya, M. Munch, P. Zhou, J. Hom, D. Werner and M. McMaster, "Micro-Scale Liquid Cooling System for High Heat Flux Processor Cooling Applications", IEEE STMMS,, 116 (2006). 

  21. S. C. Mohapatra and D. Loikits, "Advances in Liquid Coolant Technologies for Electronics Cooling", IEEE STMMS, 354 (2005). 

  22. Y. Wei and Y. Joshi, "Stacked Microchannel Heat Sinks for Liquid Cooling of Microelectronic Components", ASME J. Electron. Packag., 126, 60 (2004). 

  23. H. Oprins, G. Van der Veken, C. C. S. Nicole, C. J. M. Lasance and M. Baelmans, "On-chip Liquid Cooling with Integrated Pump Technology", IEEE Trans. Compon. Packag. Technol., 30(2), 209 (2007). 

  24. H. Y. Zhang, D. Pinjila, T. N. Wong and Y. K. Joshi, "Development of Liquid Cooling Techniques for Flip Chip Ball Grid Array Packages with High Flux Heat Dissipations", IEEE Trans. Compon. Packag. Technol., 28(1), 127 (2005). 

  25. P. S. Lee, J. C. Ho and H. Xue, "Experimental Study on Laminar Heat Transfer in Microchannel Heat Sink", IEEE ITHERM, 379 (2002). 

  26. J. Li and G. P. Peterson, "Geometric Optimization of a Micro Heat Sink with Liquid Flow", IEEE Trans. Compon. Packag. Technol., 29(1), 145 (2006). 

  27. T. Chen and S. V. Garimella, "Flow Boiling Heat Transfer to a Dielectric Coolant in a Microchannel Heat Sink", IEEE Trans. Compon. Packag. Technol., 30(1), 24 (2007). 

  28. J. Lee and I. Mudawar, "Low-Temperature Two-Phase Microchannel Cooling for High-Heat-Flux Thermal Management of Defense Electronics", IEEE Trans. Compon. Packag. Technol., 32(2), 453 (2009). 

  29. T. Brunschwiler, B. Michel, H. Rothuizen, U. Kloter, B. Wunderle. H. Oppermann and H. ReichlKloter, "Interlayer Cooling Potential in Vertically Integrated Packages", Microsystem Tech., 15, 57 (2009). 

  30. Y. Zhang, C. King, J. Zaveri, Y. J. Kim, V. Sahu, Y. Joshi and M. Bakir, "Coupled Electrical and Thermal 3D IC Centric Microfluidic Heat Sink Design and Technology", Proc. 61th ECTC, Lake Buena Vista, 2037, IEEE CPMT (2011). 

  31. B. Dang, M. S. Bakir and J. D. Meindl, "Integrated Thermal- Fluidic I/O Interconnects for an On-Chip Microchannel Heat Sink", IEEE EDL, 27, 117 (2006). 

  32. M. Bakir, C. King, D. Sekar, H. Thacker, B. Dang, G. Huang, A. Naeemi and J. D. Meindl, "3D Heterogeneous Integrated Systems: Liquid Cooling, Power Delivery, and Implementation", Proc. IEEE CICC, San jose, 663, IEEE SSCS/EDS (2008). 

  33. D. Sekar, C.King, B. Dang, T. Spencer, H. Thacker, P. Joseph, M. Bakir and J. Meind "A 3D-IC Technology with Integrated Microchannel Cooling", IEEE IITC, 13 (2008). 

  34. N. Khan, L. H. Yu, T. S. Pin, S. W. Ho, V. Kripesh, D. Pinjala J. H. Lau and T. K. Chuan "3-D Packaging With Through- Silicon Via (TSV) for Electrical and Fluidic Interconnections", IEEE Trans. Comp., Packag., Manuf. Technol., 3(2), 221 (2013). 

  35. A. Yu, N. Khan, G. Archit, D. Pinjala, K. C. Toh, V. Kripesh, S. W. Yoon and J. Lau, "Fabrication of Silicon Carriers with TSV Electrical Interconnections and Embedded Thermal Solutions for High Power 3-D Package", Proc. 58th ECTC, Lake Buena Vista, 24, IEEE CPMT (2008). 

  36. J. H. Lau and T. G. Yue, "Effects of TSVs (Through-Silicon Vias) on Thermal Performances of 3D IC Integration System- In-Package (SiP)", Microelectron. Reliab., 52, 2660 (2012). 

  37. T. G. Yue, T. S. Pin, N. Khan, D. Pinjala, J. H. Lau, Y. A. Bin, K. Vaidyanathan and T. K. Chuan, "Fluidic Interconnects in Integrated Liquid Cooling Systems for 3-D Stacked TSV Modules", Proc. 10th EPTC, Singapore, 552, IEEE Reliability/ CPMT/ED (2008). 

  38. H. Mizunuma, C. Yang and Y. Lu, "Thermal Modeling for 3D-ICs with Integrated Microchannel Cooling", IEEE ICCAD, 256 (2009). 

  39. B. Shi, A. Srivastava and A. Bar-Cohen, "Hybrid 3D-IC Cooling System Using Micro-fluidic Cooling and Thermal TSVs", IEEE ISVLSI, 33 (2012). 

  40. D. Kearney, T. Hilt and P. Pham, "A Liquid Cooling Solution for Temperature Redistribution in 3D IC Architectures", Microelectron. J., 43(9), 602 (2012). 

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