[논문]고속 메모리의 전송선 지연시간을 적응적으로 반영하는 메모리 제어기 구조

이찬호; 구교철

doi:10.7471/ikeee.2013.17.2.168

고속 메모리의 전송선 지연시간을 적응적으로 반영하는 메모리 제어기 구조
Memory Controller Architecture with Adaptive Interconnection Delay Estimation for High Speed Memory 원문보기

전기전자학회논문지 = Journal of IKEEE, v.17 no.2, 2013년, pp.168 - 175

이찬호 (School of Electronic Engineering, Soongsil University) , 구교철 (Dept. of Electronic Engineering, Soongsil University)

초록
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고속의 동작 주파수를 갖는 메모리 제어기를 설계하여 PCB에서 고속 메모리와 통신을 할 경우 연결선의 길이와 배치에 따라 데이터가 전달되는 시간이 달라진다. 따라서 메모리 제어기를 설계한 뒤 PCB 상에서 메모리와 연결하여 동작시킬 때마다 이러한 지연시간이 달라져 제어기의 입출력 회로를 다시 설계하거나 초기화시 내부 설정을 바꾸어 주어야 한다. 본 논문에서는 이러한 문제를 해결하기 위해 제어기 내부에 초기화 단계에서 메모리에 테스트 패턴을 쓰고 읽으며 지연시간을 측정하고 적응적으로 지연시간을 고려한 입출력 회로를 구성하는 학습 방법을 제안한다. 제안한 학습 방법에서는 테스트 패턴을 쓰고 최소 시간 단위로 데이터를 읽는 타이밍을 바꾸어 가며 차례로 읽기를 시도하여 테스트 패턴이 정확히 읽히는 타이밍을 기억하여 초기화가 끝난 뒤 정상 동작을 시작하였을 때 학습 결과를 반영하여 메모리 접근을 시도한다. 제안한 학습 방법을 이용하면 PCB에 새로운 시스템을 구성하여도 초기화시 지연시간을 새로 설정하므로 제어기와 메모리의 통신 지연 문제를 해결할 수 있다. 제안한 방식은 고속의 SRAM, DRAM, 플래시 메모리 등에 사용 가능하다.

Abstract ▼ AI-Helper

The delay times due to the propagating of data on PCB depend on the shape and length of interconnection lines when memory controllers and high speed memories are soldered on the PCB. The dependency on the placement and routing on the PCB requires redesign of I/O logic or reconfiguration of the memory controller after the delay time is measured if the controller is programmable. In this paper, we propose architecture of configuring logic for the delay time estimation by writing and reading test patterns while initializing the memories. The configuration logic writes test patterns to the memory and reads them by changing timing until the correct patterns are read. The timing information is stored and the configuration logic configures the memory controller at the end of initialization. The proposed method enables easy design of systems using PCB by solving the problem of the mismatching caused by the variation of placement and routing of components including memories and memory controllers. The proposed method can be applied to high speed SRAM, DRAM, and flash memory.

주제어

AI 본문요약
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문제 정의

본 논문에서는 PCB상에서 연결선에 의한 지연시간 문제를 해결하기 위해 제어기 내부에 초기화 단계에서 메모리에 테스트 패턴을 쓰고 읽으며 전송선 지연시간을 측정하고 적응적으로 지연시간을 고려한 입출력 회로를 구성하는 학습 방법을 제안한다. 제안한 학습 방법에서는 테스트 패턴을 쓰고 최소 시간 단위로 데이터를 읽는 타이밍을 바꾸어 가며 차례로 읽기를 시도하여 테스트 패턴이 정확히 읽히는 타이밍을 기억하여 초기화가 끝난 뒤 정상 동작을 시작하였을때 학습 결과를 반영하여 메모리 접근을 시도한다.
본 논문에서는 고속 메모리를 접근하기 위한 메모리 제어기에서 PCB상의 배선이 달라져도 제어기와 메모리 사이의 통신이 가능한 인터페이스 로직을 제안한다. 제안한 인터페이스 로직에서는 초기화시에 각 배선마다 일정한 패턴의 데이터를 메모리에 쓰고 이를 다시 읽는 과정에서 메모리의 사양에 따라 예상되는 기준 타이밍을 중심으로 클록의 위상을 변경시키면서 패턴이 일치하는 타이밍을 찾는다.

제안 방법

DDR2 SDRAM의 경우 200MHz에서 제어기가 동작하면 되므로 동작주파수는 200MHz에 맞추었고 제안한 학습 로직을 추가하여 48%의 게이트 수가 증가함을 알 수 있는데 제안한 학습 로직을 설계하면서 검증을 위한 로직이 추가되고 면적에 대한 최적화가 이루어지지 않아 다소 면적 증가량이 크지만 이는 검증 로직 제거와 최적화를 통해 줄일 수 있다. 설계한 메모리 제어기는 AHB 인터페이스 기반으로 설계되어 그림 7(a)의 검증 구조를 Xilinx Virtex5(XC2V3000) FPGA와 Micron사의 DDR2 SDRAM(MT47H32M16)을 이용하여 구현하고 검증하였다. 그림 7(b)에 ARM사의 RealView Debugger를 이용하여 DDR2 SDRAM에 데이터를 읽고 쓴 결과가 나타나 있다.
DDRx SDRAM의 경우 기준이 되는 SDRAM 클록과 함께 90°, 180°, 270°의 위상차를 갖는 클록을 이용하여 한 사이클에 두 번씩 데이터를 읽는다.
이러한 특성들은 DRAM의 동작 속도 저하와 복잡한 제어기 구조의 원인이 되었다. 그러나 SDRAM(Synchronous DRAM)의 도입으로 메모리의 동작을 클럭과 동기화하고 DDRx(x=1,2,3,4) 방식의 도입으로 인터페이스를 수정하여 동작 주파수와 데이터 전달속도를 개선하였다. 또한 독립적으로 제어가 가능한 뱅크 구조의 활용 등으로 성능을 개선하여 널리 이용되고 있다.
제안하는 학습기를 포함하는 DDR2 SDRAM 메모리 제어기를 Verilog-HDL을 이용하여 설계하였다. 기존의 메모리 제어기 구조에서 초기화 FSM과 입출력 인터페이스를 수정하는 것으로 제안하는 학습기를 메모리 제어기에 포함시킬 수 있다. 초기화 FSM은 기존의 초기화 과정이 끝난 뒤 테스트 패턴을 메모리 소자에 쓰고 다시 읽어 값을 비교하는 기능을 추가하고 입출력 인터페이스는 제어기에서 메모리 소자로부터 읽어 온 값을 제안한 구조의 학습기에서 처리하여 제어기와 메모리 소자 사이의 지연 시간을 추출한다.
앞에서 언급한 적응적 지연시간 학습 동작 방식에 따라 SDRAM 제어기의 메모리 디바이스와의 인터페이스 로직의 구조를 제안한다. DDRx SDRAM의 경우 기준이 되는 SDRAM 클록과 함께 90°, 180°, 270°의 위상차를 갖는 클록을 이용하여 한 사이클에 두 번씩 데이터를 읽는다.
제안하는 학습기를 포함하는 DDR2 SDRAM 메모리 제어기를 Verilog-HDL을 이용하여 설계하였다. 기존의 메모리 제어기 구조에서 초기화 FSM과 입출력 인터페이스를 수정하는 것으로 제안하는 학습기를 메모리 제어기에 포함시킬 수 있다.
또한 PHY가 아닌 인터페이스 로직에 포함되므로 HDL code 형태로 구현이 가능하여 적용이 쉽다. 제안한 로직 구조에 따라 인터페이스 로직을 설계하여 DDR2 메모리 제어기에 적용하여 그 동작을 확인하였다.
본 논문에서는 고속 메모리를 접근하기 위한 메모리 제어기에서 PCB상의 배선이 달라져도 제어기와 메모리 사이의 통신이 가능한 인터페이스 로직을 제안한다. 제안한 인터페이스 로직에서는 초기화시에 각 배선마다 일정한 패턴의 데이터를 메모리에 쓰고 이를 다시 읽는 과정에서 메모리의 사양에 따라 예상되는 기준 타이밍을 중심으로 클록의 위상을 변경시키면서 패턴이 일치하는 타이밍을 찾는다. 이 과정을 여러 번 반복하여 가장 안정적인 타이밍을 찾아 이를 기억하고 이후 실제의 메모리 접근 동작에 이를 반영한다.
본 논문에서는 PCB상에서 연결선에 의한 지연시간 문제를 해결하기 위해 제어기 내부에 초기화 단계에서 메모리에 테스트 패턴을 쓰고 읽으며 전송선 지연시간을 측정하고 적응적으로 지연시간을 고려한 입출력 회로를 구성하는 학습 방법을 제안한다. 제안한 학습 방법에서는 테스트 패턴을 쓰고 최소 시간 단위로 데이터를 읽는 타이밍을 바꾸어 가며 차례로 읽기를 시도하여 테스트 패턴이 정확히 읽히는 타이밍을 기억하여 초기화가 끝난 뒤 정상 동작을 시작하였을때 학습 결과를 반영하여 메모리 접근을 시도한다. 제안한 학습 방법을 이용하면 PCB에 새로운 시스템을 구성하여도 초기화시 지연시간을 새로 설정하므로 제어기와 메모리의 통신 지연 문제를 해결할 수 있다.
기존의 메모리 제어기 구조에서 초기화 FSM과 입출력 인터페이스를 수정하는 것으로 제안하는 학습기를 메모리 제어기에 포함시킬 수 있다. 초기화 FSM은 기존의 초기화 과정이 끝난 뒤 테스트 패턴을 메모리 소자에 쓰고 다시 읽어 값을 비교하는 기능을 추가하고 입출력 인터페이스는 제어기에서 메모리 소자로부터 읽어 온 값을 제안한 구조의 학습기에서 처리하여 제어기와 메모리 소자 사이의 지연 시간을 추출한다.
캡처 로직에서 일치되는 패턴을 찾으면 추가적인 지연시간과 캡처 타이밍을 알 수 있고 이 결과를 설정 레지스터에 저장하고 이후 정상 동작 모드에서 메모리 디바이스를 접근할 때 저장된 추가적인 지연시간을 고려하여 적절한 위상의 클록이 제어하는 레지스터에서 읽기 동작을 수행한다. 이 추가적인 지연시간은 CL이 증가한 것과 같은 효과를 나타내므로 초기화 로직을 제외하고는 기존의 제어기 구조를 크게 변경시키지 않고 제어기 설계가 가능하다.

데이터처리

적응적 지연시간 학습기는 내부의 클록과 레지스터를 활용하여 최소한의 추가적인 로직으로 구현 가능하다. 제안한 방식에 따라 DDR2 SDRAM 메모리 제어기를 설계하여 시뮬레이션을 통해 다양한 전송선 지연시간에 대해 동작을 확인하였고 FPGA를 이용하여 구현 및 검증하였다. 제안한 방식은 PHY가 아닌 인터페이스 로직에 구현되므로 기존의 메모리 제어기에서 초기화 FSM과 입출력 로직만을 수정하여 적용 가능하고 고속의 SRAM, DRAM, 플래시 메모리 등에도 적용 가능하다.

성능/효과

그림 6(a)는 2ns의 전송선 지연시간을 가진 경우 기존의 제어기는 일부 데이터를 읽지 못하는 반면 제안한 제어기는 추가 잠복기 없이 데이터를 정상적으로 읽는 것을 볼 수 있다. 그림 6(b)는 5ns의 전송선 지연시간을 갖는 경우로 기존의 제어기는 데이터를 전혀 읽지 못하고 제안한 제어기는 1사이클의 추가 잠복기이후 데이터를 읽는데 AHB 버스의 HCLK은 메모리 클록의 반이므로 실제로 네트워크를 통해 데이터가 나가는 타이밍은 차이가 없는 것을 볼 수 있다.
18um CMOS 라이브러리를 이용하여 합성한 결과를 기본의 제어기와 비교한 결과이다. DDR2 SDRAM의 경우 200MHz에서 제어기가 동작하면 되므로 동작주파수는 200MHz에 맞추었고 제안한 학습 로직을 추가하여 48%의 게이트 수가 증가함을 알 수 있는데 제안한 학습 로직을 설계하면서 검증을 위한 로직이 추가되고 면적에 대한 최적화가 이루어지지 않아 다소 면적 증가량이 크지만 이는 검증 로직 제거와 최적화를 통해 줄일 수 있다. 설계한 메모리 제어기는 AHB 인터페이스 기반으로 설계되어 그림 7(a)의 검증 구조를 Xilinx Virtex5(XC2V3000) FPGA와 Micron사의 DDR2 SDRAM(MT47H32M16)을 이용하여 구현하고 검증하였다.
제안한 방식에 따라 DDR2 SDRAM 메모리 제어기를 설계하여 시뮬레이션을 통해 다양한 전송선 지연시간에 대해 동작을 확인하였고 FPGA를 이용하여 구현 및 검증하였다. 제안한 방식은 PHY가 아닌 인터페이스 로직에 구현되므로 기존의 메모리 제어기에서 초기화 FSM과 입출력 로직만을 수정하여 적용 가능하고 고속의 SRAM, DRAM, 플래시 메모리 등에도 적용 가능하다.
제안한 학습 방법에서는 테스트 패턴을 쓰고 최소 시간 단위로 데이터를 읽는 타이밍을 바꾸어 가며 차례로 읽기를 시도하여 테스트 패턴이 정확히 읽히는 타이밍을 기억하여 초기화가 끝난 뒤 정상 동작을 시작하였을때 학습 결과를 반영하여 메모리 접근을 시도한다. 제안한 학습 방법을 이용하면 PCB에 새로운 시스템을 구성하여도 초기화시 지연시간을 새로 설정하므로 제어기와 메모리의 통신 지연 문제를 해결할 수 있다. 적응적 지연시간 학습기는 내부의 클록과 레지스터를 활용하여 최소한의 추가적인 로직으로 구현 가능하다.

질의응답

핵심어	질문	논문에서 추출한 답변
	메모리가 충분한 대역폭을 제공하지 못하면 어떤 문제가 발생하는가?	특히 동영상이나 음악 등의 멀티미디어 데이터를 처리하고 인식, 인증 등 많은 데이터를 고속으로 처리하는 시스템은 메모리 접근에 의해 시스템 성능이 제한되는 경우가 많다. 즉 메모리가 충분한 대역폭을 제공하지 못하면 프로세서나 하드웨어 가속기 등의 매스터에서 데이터를 기다리며 성능 저하를 경험하게 된다. 이러한 대역폭의 증가를 위해 DDR2나 DDR3 SDRAM과 같은 높은 동작 주파수를 이용하는 고속의 메모리를 사용하는 추세이다[1-3].
	SCL 방식의 단점은 무엇인가?	상당히 정밀한 방식으로 온도와 전압의 변화에 따른 지연시간 변화까지 고려하고 있다. 그러나 이 방식은 PHY에서 구현되어 해당 메모리 제어기를 구입해야 하는 문제가 있다.
	SoC의 특징은 무엇인가?	전세계적인 스마트폰과 태블릿 PC 열풍은 다양한 AP(Application Processor) 개발을 유도하였고 여러 분야의 SoC 들이 AP와 유사한 플랫폼 구조를 갖게 하였다. 이러한 SoC의 특징은 내부에 여러 개의 프로세서 또는 매스터를 가지고 있고 이들이 하나의 메모리를 공유한다는 점이다. 특히 동영상이나 음악 등의 멀티미디어 데이터를 처리하고 인식, 인증 등 많은 데이터를 고속으로 처리하는 시스템은 메모리 접근에 의해 시스템 성능이 제한되는 경우가 많다.

참고문헌 (10)

Double Data Rate (DDR) SDRAM, JEDEC Standard, Feb. 2008.
DDR2 SDRAM SPECIFICATION, JEDEC Standard, Nov. 2009
DDR3 SDRAM SPECIFICATION, JEDEC Standard, Jul. 2010
Engin Ipek, Onur Mutlu, Jose F. Martınez, Rich Caruana1, "Self-Optimizing Memory Controllers: A Reinforcement Learning Approach", 35th International Symposium on Computer Architecture, 2008.(ISCA '08), pp. 39-50, June 21-25, 2008, Beijing, China
Jose Carlos Sancho, Michael Lang, Darren J. Kerbyson, "Analyzing the Trade-off between Multiple Memory Controllers and Memory Channels on Multi-core Processor Performance", 2010 IEEE International Symposium on Parallel & Distributed Processing, Workshops and Phd Forum (IPDPSW), pp. 1-7, Apr. 19-23, 2010, Atlanta, USA
Vijay Gaikwad, Shashikant Lokhande, "An improved lane departure method for Advanced Driver Assistance System", 2011 International Conference on Electronics, Communications and Control (ICECC), pp. 372-375, Sep. 9-11, 2011, Ningbo, China
E. Herrero, J. Gonzalez, R. Canal, D. Tullsen, "Thread Row Buffers: Improving Memory Performance Isolation and Throughput in Multiprogrammed Environments", IEEE Transactions on Computers, Early access, accepted for publishing, 2012
M. Nazm Bojnordi, E. Ipek, "Programmable DDRx Controllers", IEEE Micro, Early access, accepted for publishing, 2013
H.-W. Lee, H. Choi, B.-J. Shin, K.-H. Kim, K.-W. Kim, J. Kim, K.-H. Kim, J.-H. Jung, J.-H. Kim, E.-Y. Park, J.-S. Kim, J.-H. Kim, J.-H. Cho, N. Rye, J.-H. Chun, Y. Kim, C. Kim, Y.-J. Choi, B.-T. Chung, "A 1.0-ns/1.0-V Delay-Locked Loop With Racing Mode and Countered CAS Latency Controller for DRAM Interfaces," IEEE Journal of Solid-State Circuits, Vol. 47(6), pp. 1436-1447, 2012

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저자의 다른 논문 :

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표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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