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NTIS 바로가기마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, v.20 no.1, 2013년, pp.1 - 5
Wafer-to-Wafer (W2W) integration technology is an emerging technology promising many benefits, such as reduced size, improved performance, reduced power, lower cost, and divergent integration. As the maturity of W2W technology progresses, new applications will become more viable. However, at present...
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핵심어 | 질문 | 논문에서 추출한 답변 |
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웨이퍼의 적층 수가 증가할수록 다이 면적이 커질수록 생산수율은 낮아지는 문제점을 해결하기 위해선 어떻게 해야하는가? | 11) 웨이퍼의 적층 수가 증가할수록 다이 면적이 커질수록 생산수율은 낮아 지기 마련이다. 이를 극복하기 위해서는 웨이퍼 매칭의 그룹 사이즈가 증가되어야 하고, 또한 적층하기 전에 웨이퍼의 결함 밀도 및 분표를 정확히 테스트해야 한다. 웨이퍼의 결함에 관한 정확한 테스트를 위해서 새로운 테스트 알고리즘이 또한 개발되어야 하겠다. | |
3D integration 기술의 발전 특성은? | Figure 1에서 보듯이 3D integration 기술은 디바이스(device) scaling 없이 차세대 성능을 구현할 수 있으며, 다종 소자의 시스템화가 가능하다는 점에서 매우 중요한 기술이다. 특히 3D integration 기술은 메모리(memory) 소자의 밀도(density)와 대역폭(bandwidth)이 높아지고, 로직(logic) 소자의 속력(Speed)과 전력(power)이 급상승하는 기술 추세에 맞추어, 차세대 고성능화 소형화의 핵심기술로서 그동안 많은 연구가 진행되어 왔다.1-9) 3D integration 기술 중 wafer-to-wafer(W2W) 기술은 die-to-die(D2D) 기술이나 die-to-wafer(D2W) 기술보다 공정 가격이 저렴하고, 가장 작은 배선(interconnect) 피치(pitch)가 제조 가능하며, 또한 생산효율(throughput)이 높은 장점이 있다. | |
wafer-to-wafer 기술의 장점은? | 특히 3D integration 기술은 메모리(memory) 소자의 밀도(density)와 대역폭(bandwidth)이 높아지고, 로직(logic) 소자의 속력(Speed)과 전력(power)이 급상승하는 기술 추세에 맞추어, 차세대 고성능화 소형화의 핵심기술로서 그동안 많은 연구가 진행되어 왔다.1-9) 3D integration 기술 중 wafer-to-wafer(W2W) 기술은 die-to-die(D2D) 기술이나 die-to-wafer(D2W) 기술보다 공정 가격이 저렴하고, 가장 작은 배선(interconnect) 피치(pitch)가 제조 가능하며, 또한 생산효율(throughput)이 높은 장점이 있다. 반면 적층된 웨이퍼의 제조 결함(defects) 테스트(test)에 어려움이 있고, 낮은 생산수율(manufacturing yield)로 W2W integration 기술의 실용화는 아직 많은 연구 개발이 필요한 상태이다. |
R. Scott List, C. Webb, and S. E. Kim, "3D wafer stacking technology", Proc. AMC, 18, 29-36 (2002).
P. Morrow, M. Kobrinsky, M. Harmes, C. Park, S. Ramanathan, V. Ramachandrarao, H. Park, G. Kloster, S. List, and S. E. Kim, "Wafer level 3D interconnect in Cu bonding", Proc. AMC, 20, 125-130 (2004).
R. Plieninger, M. Dittes, and K. Pressel, "Modern IC packaging trends and their reliability implications", Microelectron. Reliab., 46, 1868-1873 (2006).
M. Lai, S. Li, J. Shih, and K. Chen, "Wafer-level three-dimensional integrated circuits (3D IC): Schemes"s, Microelectron. Eng., 88, 3282-3286 (2011).
Y. Kim, S. K. Kang, S. Kim, and S. E. Kim, "Wafer warpage analysis of stacked wafers for 3D integration", Microelectron. Eng., 89, 46-49 (2012).
R. Patti, "Three-dimensional integrated circuits and the future of system-on-chip designs", Proc. the IEEE, 94(6), 1214-1224 (2006).
M. K. Choi and E. Kim, "Effect of Si wafer ultra-thinning on the silicon surface for 3D integration", J. Microelectron. Packag. Soc., 15(2), 133-137 (2008).
J. Q. Lu, "3-D hyperintegration and packaging technologies for micron-nano systems", Proc. the IEEE, 97(1), 18-30 (2009).
M. Taouil and S. Hamdioui, "Yield improvement for 3D wafer-to-wafer stacked memories", J. Electron. Test., 28(4), 523-534 (2012).
M. Taouil, S. Hamdioui, J. Verbree, and E. J. Marinissen, "On maximizing the compound yield for 3D wafer-to-wafer stacked ICs", IEEE ITC, 1-10 (2010).
L. Smith, G. Smith, S. Hosali, and S. Arkalgud, "Yield considerations in the choice of 3D technology", IEEE ISSM, 535-537 (2007).
S. Reda, G. Smith, and L. Smith, "Maximizing the functional yield of wafer-to-wafer 3-D integration", IEEE Trans. VLSI System, 17(9), 1357-1362 (2009).
E. Singh, "Exploiting rotational symmetries for improved stacked yields in W2W 3D-SICs", IEEE VTS, 32-37 (2011).
C. Chou, Y. Huang, and J. Li, "Yield-enhancement techniques for 3D random access memories", IEEE VLSI-DAT, 104-107 (2010).
M. Taouil and S. Hamdioui, "Layer redundancy based yield improvement for 3D wafer-to-wafer stacked memories", IEEE ETS, 54-50 (2011).
B. Vaidyanathan, Y. Wang, and Y. Xie, "Cost-aware lifetime yield analysis of heterogeneous 3D on-chip cache", IEEE Int. MTDT, 65-70 (2009).
S. K. Lu, T. W. Chang, and H. Y. Hsu, "Yield enhancement techniques for 3-dimensional random access memories", Microelectron. Reliab., 52, 1065-1070 (2012).
Y. Zhao, S. Khursheed, and B. M. Al-Hashimi, "Cost-effective TSV grouping for yield improvement of 3D-ICs", IEEE ATS, 201-206 (2011).
J. H. Lau, "TSV manufacturing yield and hidden costs for 3D IC integration", IEEE ECTC, 1031-1042 (2010).
S. Hamdioui and M. Taouil, "Yield improvement and test cost optimization for 3D stacked ICs", IEEE ATS, 480-485 (2011).
E. Kim and J. Sung, "Yield challenges in wafer stacking technology", Microelectron. Reliab., 48, 1102-1105 (2008).
M. Kawano, S. Uchiyama, Y. Egawa, N. Takahashi, Y. Kurita, K. Soejima, M. Komuro, S. Matsui, K. Shibata, J. Yamada, M. Ishino, H. Ikeda, Y. Saeki, O. Kato, H. Kikuchi and T. Mitsuhashi, "A 3D packaging technology for 4 Gbit stacked DRAM with 3 Gbps data transfer", IEEE IEDM, 1-4 (2006).
X. Wu, G. Sun, Guangyu, X. Dong, R. Das, Y. Xie, Yuan, C. Das, and J. Li, "Cost-driven 3D integration with interconnect layers", 47th IEEE DAC, 150-155 (2010).
X. Dong and Y. Xie, "System-level cost analysis and design exploration for three-dimensional integrated circuits (3D ICs)", IEEE ASP-DAC, 234-241 (2009).
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오픈액세스 학술지에 출판된 논문
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