본 논문에서는 높은 홀딩 전압을 갖는 SCR 기반의 파워 클램프용 ESD 보호회로와 whole-chip ESD 보호를 위한 양 방향성 ESD 보호회로를 제안하였다. 측정 결과, 파워 클램프의 경우 N/P-웰과 P-drift 영역의 길이의 변화에 따른 홀딩 전압의 증가를 확인하였으며 I/O의 경우 5V의 트리거 전압과 3V의 홀딩 전압을 확인하였다. 일반적인 whole-chip ESD 보호회로와 달리, VDD-VSS 모드 뿐만 아니라 PD, ND, PS, NS의 ESD stress mode의 방전 경로를 제공하여 효과적인 보호를 제공하며 최대 HBM 8kV, MM 400V의 감내특성을 가진다. 따라서 제안된 whole-chip ESD 보호회로는 2.5V~3.3V의 공급전원을 가지는 application에 적용 가능하다.
본 논문에서는 높은 홀딩 전압을 갖는 SCR 기반의 파워 클램프용 ESD 보호회로와 whole-chip ESD 보호를 위한 양 방향성 ESD 보호회로를 제안하였다. 측정 결과, 파워 클램프의 경우 N/P-웰과 P-drift 영역의 길이의 변화에 따른 홀딩 전압의 증가를 확인하였으며 I/O의 경우 5V의 트리거 전압과 3V의 홀딩 전압을 확인하였다. 일반적인 whole-chip ESD 보호회로와 달리, VDD-VSS 모드 뿐만 아니라 PD, ND, PS, NS의 ESD stress mode의 방전 경로를 제공하여 효과적인 보호를 제공하며 최대 HBM 8kV, MM 400V의 감내특성을 가진다. 따라서 제안된 whole-chip ESD 보호회로는 2.5V~3.3V의 공급전원을 가지는 application에 적용 가능하다.
We have investigated the electrical characteristics of SCR(Silicon Controlled Rectifier)-based ESD power clamp circuit with high holding voltage and dual-directional ESD protection cells for a whole-chip ESD protection. The measurement results indicate that the dimension of n/p-well and p-drift has ...
We have investigated the electrical characteristics of SCR(Silicon Controlled Rectifier)-based ESD power clamp circuit with high holding voltage and dual-directional ESD protection cells for a whole-chip ESD protection. The measurement results indicate that the dimension of n/p-well and p-drift has a great effect on holding voltage (2V-5V). Also A dual-directional ESD protection circuit is designed for I/O ESD protection application. The trigger voltage and the holding voltage are measured to 5V and 3V respectively. In comparison with typical ESD protection schemes for whole-chip ESD protection, this ESD protection device can provide an effective protection for ICs against ESD pulses in the two opposite directions, so this design scheme for whole-chip ESD protection can be discharged in ESD-stress mode (PD, ND, PS, NS) as well as VDD-VSS mode. Finally, a whole-chip ESD protection can be applied to 2.5~3.3V VDD applications. The robustness of the novel ESD protection cells are measured to HBM 8kV and MM 400V.
We have investigated the electrical characteristics of SCR(Silicon Controlled Rectifier)-based ESD power clamp circuit with high holding voltage and dual-directional ESD protection cells for a whole-chip ESD protection. The measurement results indicate that the dimension of n/p-well and p-drift has a great effect on holding voltage (2V-5V). Also A dual-directional ESD protection circuit is designed for I/O ESD protection application. The trigger voltage and the holding voltage are measured to 5V and 3V respectively. In comparison with typical ESD protection schemes for whole-chip ESD protection, this ESD protection device can provide an effective protection for ICs against ESD pulses in the two opposite directions, so this design scheme for whole-chip ESD protection can be discharged in ESD-stress mode (PD, ND, PS, NS) as well as VDD-VSS mode. Finally, a whole-chip ESD protection can be applied to 2.5~3.3V VDD applications. The robustness of the novel ESD protection cells are measured to HBM 8kV and MM 400V.
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문제 정의
따라서 본 논문에서는 높은 홀딩 전압을 갖는 새로운 구조의 SCR 기반의 ESD 보호회로를 제안하여 latch-up에 대한 면역성을 높이고, 양방향성 ESD 보호회로를 통해 면적의 효율성을 높인 I/O용 ESD 보호회로를 제안하였다. 또한 제안된 ESD 보호회로를 이용하여 전체 칩에 대한 보호 설계 계획을 제안하였다.
인가되는 ESD 전하는 양전하 또는 음전하일 수도 있기 때문에, 극성에 따라 VDD 또는 VSS 핀에 대해 네 가지의 ESD 테스트 모드를 제공한다 (PD, ND, PS, NS) [6]. 또한 I/O 핀에서의 테스트는 pin-to-pin과 VDD-to-VSS의 테스트 역시 전체 칩의 감내특성을 검증하기 위해 수행된다. 이 경우, ESD 보호회로는 stress mode에 대한 ESD 방전을 충족시키기 위해 면적이 커질 수 밖에 없다 [7]
본 논문에서는 latch-up 면역성을 확보하기 위해 높은 홀딩 전압을 가지는 RC time delay를 이용한 SCR 기반의 효율적인 ESD 파워 클램프 회로를 제안하였다. 설계된 ESD 보호회로 (HHVSCR)는 N-웰과 P-웰의 길이 비율(D1)과 P-drift 영역의 길이(D2)를 조절함으로써 홀딩 전압을 증가시킬 수 있다.
제안 방법
따라서 본 논문에서는 높은 홀딩 전압을 갖는 새로운 구조의 SCR 기반의 ESD 보호회로를 제안하여 latch-up에 대한 면역성을 높이고, 양방향성 ESD 보호회로를 통해 면적의 효율성을 높인 I/O용 ESD 보호회로를 제안하였다. 또한 제안된 ESD 보호회로를 이용하여 전체 칩에 대한 보호 설계 계획을 제안하였다.
인가되는 ESD 전하는 양전하 또는 음전하일 수도 있기 때문에, 극성에 따라 VDD 또는 VSS 핀에 대해 네 가지의 ESD 테스트 모드를 제공한다 (PD, ND, PS, NS) [6]. 또한 I/O 핀에서의 테스트는 pin-to-pin과 VDD-to-VSS의 테스트 역시 전체 칩의 감내특성을 검증하기 위해 수행된다.
제안된 ESD 보호회로는 RP+와 RPW의 저항 성분에 의해 높은 홀딩 전압의 전기적 특성을 갖는다. 따라서 홀딩 전압의 최적화는 식 (4)로부터 N-웰과 P웰의 면적 비율(D1)과 P+ 확산영역의 길이(D2)를 조절함으로써 얻을 수 있다.
대상 데이터
제안된 ESD 보호회로는 130nm CMOS 공정 기술을 사용하여 설계 및 제작되었다. 그림 5는 제안된 파워 클램프의 설계 변수 D1과 D2에 따른 트리거 전압과 홀딩 전압을 정리하였다.
이론/모형
Dual-direction ESD 보호회로의 트리거 전압과 홀딩 전압은 PS 모드에서 각각 5V와 3V로 측정되었다. 또한 전체 칩 상에서 ESD 보호소자는 multi-finger 구조를 이용하여 설계되었다. ESD 보호 cell의 면적은 패드 면적을 포함해서 (80um×80um) 80um×160um이다.
성능/효과
5V에서 3V로 감소하는 것을 확인하였다. P-drift 영역의 길이(D2)가 7um에서 16um로 증가했을 때, 홀딩 전압은 2.5V에서 5V로 증가하는 것을 확인하였다. 따라서 홀딩 전압은 식 (4)에서도 나타나듯이 P-웰과 P-drift 영역의 저항 성분의 증가로 인해 두 영역의 길이 변화에 영향을 받는다는 것을 알 수 있다.
5V에서 3V로 감소하는 것을 확인하였다. P-drift 영역의 길이가 7um에서 16um로 증가했을 때는 홀딩 전압이 2.5V에서 5V로 증가하는 것을 확인하였다. Dual-direction ESD 보호회로의 트리거 전압과 홀딩 전압은 PS 모드에서 각각 5V와 3V로 측정되었다.
Whole-chip ESD 보호를 위해 제안된 SCR 기반의 파워 클램프 회로와 양방향성 I/O ESD 보호회로가 설계 및 적용되어 pin-to-pin과 VDD-to-VSS에 대한 효율적인 방전 경로를 제공하여 높은 ESD 신뢰성을 가진다. 설계된 ESD 보호회로는 패드(핀)수를 줄일 수 있고, 각 I/O 패드가 네가지 ESD stress mode에서 동작할 수 있기 때문에 면적 효율성을 높일 수 있다.
ESD 보호 cell의 면적은 패드 면적을 포함해서 (80um×80um) 80um×160um이다. 결과적으로 제안된 ESD 보호회로의 구성은 VDD-VSS 모드 뿐만 아니라 PD, PS, ND, NS 네가지의 ESD stress mode에 대한 방전을 제공할 수 있다. 또한 감내특성은 HBM 8kV, MM 400V를 가져 결과적으로 높은 면적 효율, 감내특성, 낮은 온저항을 가져 2.
따라서 제안된 SCR 기반 파워 클램프 ESD 보호회로는 floating 상태와 VDD 전원 인가 상태에서 모두 P+ 확산영역 – N-웰 – P-웰 – N-웰로 구성되는 SCR 동작을 하게 되어 ESD에 의한 손상으로부터 효율적으로 보호가 가능하다.
결과적으로 제안된 ESD 보호회로의 구성은 VDD-VSS 모드 뿐만 아니라 PD, PS, ND, NS 네가지의 ESD stress mode에 대한 방전을 제공할 수 있다. 또한 감내특성은 HBM 8kV, MM 400V를 가져 결과적으로 높은 면적 효율, 감내특성, 낮은 온저항을 가져 2.5V에서 3.3V 사이의 공급전원을 가지는 application에 적용 가능하다.
Whole-chip ESD 보호를 위해 제안된 SCR 기반의 파워 클램프 회로와 양방향성 I/O ESD 보호회로가 설계 및 적용되어 pin-to-pin과 VDD-to-VSS에 대한 효율적인 방전 경로를 제공하여 높은 ESD 신뢰성을 가진다. 설계된 ESD 보호회로는 패드(핀)수를 줄일 수 있고, 각 I/O 패드가 네가지 ESD stress mode에서 동작할 수 있기 때문에 면적 효율성을 높일 수 있다. 각 ESD 보호소자의 구조는 multi-finger 구조로 설계되어 더 높은 감내 특성을 가진다.
설계된 ESD 보호회로 (HHVSCR)는 N-웰과 P-웰의 길이 비율(D1)과 P-drift 영역의 길이(D2)를 조절함으로써 홀딩 전압을 증가시킬 수 있다. 설계된 I/O ESD 보호소자는 애노드와 캐소드 구분 없이 두 방향의 ESD 펄스에 대한 낮은 임피던스의 방전 경로를 형성하여 효과적인 보호를 제공할 수 있다. 측정 결과, 파워 클램프 회로(HHVSCR)는 N-웰의 길이를 증가시키고 P-웰의 길이를 감소시켰을 때 홀딩 전압은 4.
소자의 다른 영역의 길이는 design rule에 허용되는 최소 사이즈로 유지하였다. 측정 결과, N-웰의 길이가 3um에서 8um로 증가하고 동시에 P-웰의 길이가 7um에서 2um로 상대적으로 감소할 때 홀딩 전압은 그림 6과 같이 4.5V에서 3V로 감소하는 것을 확인하였다. P-drift 영역의 길이(D2)가 7um에서 16um로 증가했을 때, 홀딩 전압은 2.
또한 이 구성은 양 방향으로의 ESD stress mode를 가지기 때문에 일반적인 한 방향으로의 ESD 보호 계획가 달리 두 다른 방향의 ESD 펄스에 대한 효과적인 보호를 제공할 수 있다. 측정 결과, 제안된 ESD 보호 cell은 최대 HBM 8kV 이상, MM 400V의 감내특성을 가지는 것으로 확인되었다.
설계된 I/O ESD 보호소자는 애노드와 캐소드 구분 없이 두 방향의 ESD 펄스에 대한 낮은 임피던스의 방전 경로를 형성하여 효과적인 보호를 제공할 수 있다. 측정 결과, 파워 클램프 회로(HHVSCR)는 N-웰의 길이를 증가시키고 P-웰의 길이를 감소시켰을 때 홀딩 전압은 4.5V에서 3V로 감소하는 것을 확인하였다. P-drift 영역의 길이가 7um에서 16um로 증가했을 때는 홀딩 전압이 2.
후속연구
패드를 포함한 ESD 보호 cell의 면적은 80um×160um(L×W)이다. 따라서 제안된 ESD 보호 계획은 파워 클램프 회로를 포함하여 VDD-VSS 모드 뿐만 아니라 네가지 ESD stress mode에 대한 방전 경로를 제공하여 향상된 면적 효율성을 제공할 수 있다.
질의응답
핵심어
질문
논문에서 추출한 답변
일반적인 SCR 구조가 높은 트리거 전압과 낮은 홀딩전압을 가지고 있음으로 인해 어떤 문제가 발생할 수 있는가?
또한 SCR 내부에 기생적으로 존재하는 NPN/PNP 바이폴라 트랜지스터의 턴-온 전압이 약 2V 이하의 낮은 홀딩 전압을 가지고 있다[2-4]. 그리고 이러한 문제점으로 인해 SCR은 ESD 보호소자로 사용할 경우 높은 트리거 전압과 낮은 홀딩 전압에 의해 내부회로의 파괴 또는 overshoot 전압 및 노이즈에 의해 latch-up이 발생하는 문제가 생길 수 있다. 이에 따라, 낮은 trigger 전압과 높은 holding 전압을 가지는 효율적인 ESD 보호소자가 필요하다[5].
SCR의 역할은 무엇인가?
공정의 발달은 집적회로의 소형화를 가져왔지만 이에 반해 정전기 방전 현상에 따른 정상 상태에서의 오작동 및 파괴는 점점 심각한 문제로 인식되고 있다[1]. SCR은 우수한 ESD(Electrostatic Discharge) 감내 능력과 높은 전류 구동 능력으로 광범위한 기술 영역에서 ESD 보호 소자로서 사용되어 왔다. 일반적인 SCR 구조는 N-웰과 P-웰 사이의 avalanche breakdown 전압에 의해 약 20V 이상의 높은 트리거 전압을 가진다.
ESD 펄스는 패드에 어떤 형태로 인가되는가?
실제적으로 패드에 인가되는 ESD 펄스는 PD, ND, PS, NS 모드로 분류되는 각기 다른 형태로 인가될 수 있다. 하지만 이럴 경우, ESD 보호는 각각의 모드에 대한 보호 계획을 가져야하기 때문에 보호회로의 크기가 더욱 증가하게 된다.
참고문헌 (7)
Ming-Dou Ker, Cheng-Cheng Yen, "Investigation and Design of On-Chip Power-Rail ESD Clamp Circuits Without Suffering Latchup-Like Failure During System-Level ESD Test," IEEE Journal of Solid-State Circuit, vol. 43, no.11, pp. 2533-2545, November 2008.
Mergens, Markus P.J, "ESD Protection Considerations in Advanced High-Voltage Technologies for Automotive" Proc. 28th EOS/ESD Symp., Westin La Paloma Tucson, Arizona, USA, pp. 54-63, September 2006.
Fred G. Kouper, "Design of SCR-based ESD Protection Considerations in Advanced High-Voltage Technologies for Automotive" in Proc. of the EOS/ESD Symp, pp.54-63, 2006
V. Vashchenko, A. Concannon, M. ter Beek, and P. Hopper, "High holding voltage cascoded LVTSCR structures for 5.5-V tolerant ESD protection clamps", IEEE Trans. on Device and Materials Reliability, vol. 4, no. 2, pp. 273-280, 2004.
Kui-Dong Kim, Jo-woon Lee, Sang-Jo Park, Yoon-sik Lee, Yong-Seo Koo "A study on the Novel SCR Nano ESD Protection Device Design and fabrication" in Proc. of the IKEEE Vol.9 No.2 pp82-91
Russ C, Mergens M, Verhaege K, et al. GGSCRs: GGNMOS Triggered Silicon Controlled Rectifier for ESD protection in deep submicron CMOS process. In ESD/ESD 2001:22.
Ming-Dou Ker, "Whole-chip ESD protection design with efficient VDD-to-VSS ESD clamp circuit for submicron CMOS VLSI", IEEE transactions on electron device, vol.46, no.1, January 1999.
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