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문제 정의
- 본 논문을 통하여 개발하고자 하는 unified trench gate MOSFET는 항복전압과 칩 크기를 좌우하는 field ring 개수를 edge termination을 고려하여 줄임으로 전체 칩 크기를 줄임으로 웨이퍼 당 칩 수를 기존 파워 MOSFET 보다 1.5배 증가시키며, trench gate를 통한 낮은 온저항 구현 및 life time control를 통한 fast body diode 특성을 개선하여 SMPS 전원 모듈에 적합한 열특성 및 신뢰성을 확보하고자 하였다.
- Power MOSFET 소자 설계에 있어 power MOSFET 동작하는 단위 셀 영역도 중요하지만 이와 함께 소자의 edge termination 영역에 대한 설계 기술 또한 매우 중요하다. 본 절에서는 unified power MOSFET 소자 설계에 있어 edge termination 설계 연구 결과를 정리하였다. 특히 고내압 특성을 견디며, field ring 수를 줄여 전체 칩 크기를 줄일 수 있는 unified field ring 기술을 기준으로 시뮬레이션과 실험을 진행하였다.
제안 방법
- 600 V급 planar gate power MOSFET와 trench gate power MOSFET을 설계하고 최대 항복전압 및 최저 스위치 온 상태 전압강하를 갖도록 최적화하였다. Chip size 6,580 um × 5,680 um에 20 A 흐르는 소자를 설계했을 때 두 소자 모두 610 V의 항복전압 특성을 나타내는 상태에서 저항값의 차이가 남을 확인할 수 있었으며, trench gate power MOSFET은 planar gate power MOSFET과 달리 JFET 영역이 존재하지 않아 저항 값이 상대적으로 작다.
- 특히, JFET영역을 제외하고 planar gate MOSFET과 trench gate MOSFET의 top 공정 구조는 같으므로, 직접적인 전기적 특성 비교를 위해서 각 파라미터를 동일하게 설정해야 한다. 그 첫 번째 과정으로 N-drift층의 길이와 비저항값에 따른 항복전압값의 경향을 실험을 진행하였으며, 그림 1은 항복 전압 특성 실험을 위한 planar gate MOSFET의 초기 모델이다. 그리고 표 1은 초기 구조의 N-drift층의 길이 및 그 저항값에 따른 항복전압 특성을 나타내고 있다.
- 그림 12에서 나타낸 것처럼 각 ring과 field oxide 경계에 걸쳐 도핑된 poly-Si이 걸쳐있는 poly-Si field plate 구조를 사용하였으며, 각 ring의 개수 및 간격의 조정을 통하여 평가 패턴으로 구성하였다. 또한 제안한 field ring은 그림 13에서 보듯이 JTE type 으로 기존의 FLR을 unify하게 줄여 기존 ring 도핑을 저농도 (P/1e12) P-Well 접합에 의한 전계 확산으로 인한 내압 증가로 에피의 비저항 및 두께를 줄일 수 있으며 결과적으로 chip shrink 효과를 가져 올 수 있었다.
- 기본적으로 가장 좋은 특성을 보여주었던 3×1013 cm-2의 도즈량일 때를 기준으로 gate의 깊이를 달리한 상태에서 항복전압 특성과 스위치 온 상태 전압강하를 관찰하였다.
- 각 구조 파라미터의 초기값은 planar gate MOSFET의 최적값과 동일하게 설정하였다. 높은 항복전압과 낮은 저항을 위한 최적화의 첫 번째 과정으로 planar gate MOSFET 설계 방법과 마찬가지로 N- drift층의 수직 길이와 비저항 값에 따른 항복전압 특성을 시뮬레이션을 통하여 알아보았다.
- 7 V로서 planar gate MOSFET에 비해 15% 감소한 값이다. 다음으로 P base 도즈량에 따라 전기적 특성 분석을 위한 시뮬레이션을 수행하였다. Planar gate MOSFET과 채널이 형성되는 곳이 다르므로 문턱 전압도 상이할 것으로 예상되었다.
- 다음으로 trench gate power MOSFET 설계를 위해 비교할 planar MOSFET과 동일한 구조 파라미터를 적용하여 설계를 시작하였다. 그림 5와 같이 planar gate MOSFET을 참고로 trench gate power MOSFET 구조를 구성하였다.
- 따라서 위와 같은 설계 파라미터 및 구조상에서 600 V급으로 power MOSFET을 구성할 경우 trench gate 형태가 15%의 특성 향상을 갖는다는 결론을 얻을 수 있었다. 다음으로 trench gate power MOSFET 의 핵심 변수인 trench gate의 깊이에 따라 파워 반도체 소자의 전기적 특성 변화 살펴보기 위해 시뮬레이션을 수행하였다. 기본적으로 가장 좋은 특성을 보여주었던 3×1013 cm-2의 도즈량일 때를 기준으로 gate의 깊이를 달리한 상태에서 항복전압 특성과 스위치 온 상태 전압강하를 관찰하였다.
- 따라서 50 μm의 길이의 소자가 55 μm의 길이와 비슷한 항복전압을 견디면서도 더 낮은 전압강하를 보이므로 50 μm를 에피층 즉 N-drift의 길이로 설정하였다.
- P base 도즈량은 소자의 채널 형성에 필요한 문턱전압 (threshold voltage)과 최대 항복전압을 견디기 위한 P층의 크기 및 채널의 저항값과 관련이 있다. 따라서 P base 층의 도즈량을 바꾸어가며 파워 반도체 소자로서 중요한 전기적 특성인 항복전압, 온 상태 전압 강하량, 문턱전압을 측정하였다. 그 결과를 그림 2, 그림 3, 그림 4에 나타내 었다.
- 본 논문에서는 unified 기술을 적용한 power MOSFET의 전기적인 특성을 검증하기 위해서 planar power MOSFET과 trench power MOSFET의 구조를 제시하였으며, 제안된 구조에서 동일한 설계 및 공정파리미터를 이용하여 시뮬레이션을 진행하였다. 시뮬레이터로는 T-CAD 툴을 이용하였다.
- 시뮬레이터로는 T-CAD 툴을 이용하였다. 시뮬레이션 결과를 분석하여 최적의 설계 및 공정 파라미터를 제시하였고, 분석 결과 trench gate power MOSFET이 우수한 특성을 나타내었으며, 이 소자에 unified 필드링 기술을 적용하기 위해서 unified 필드링을 설계하여 시뮬레이션을 진행하였고, 최적의 필드링 조건을 도출하였다.
- 온 상태 저항 값이 250 mΩ·cm2 이하, 그리고 chip size는 6,580 um × 5,680 um로 설정하고 3∼4 V 기준 문턱전압 조건에서 최적의 항복전압과 저항값을 갖도록 두 소자를 각각 설계하였다.
- Gate와 채널이 소자 내에 존재함으로써 수평 방향으로 흐르는 표면 전류가 줄어들고 JFET영역의 저항이 없으므로 소자의 저항값이 전반적으로 낮아지게 된다. 이에 planar gate MOSFET과 trench gate MOSFET의 직접적인 비교를 위해 600 V급 power MOSFET으로 소자를 설계하여 시뮬레이션하고 최종적으로 20 A급 chip layout을 디자인하였다. 온 상태 저항 값이 250 mΩ·cm2 이하, 그리고 chip size는 6,580 um × 5,680 um로 설정하고 3∼4 V 기준 문턱전압 조건에서 최적의 항복전압과 저항값을 갖도록 두 소자를 각각 설계하였다.
- 본 절에서는 unified power MOSFET 소자 설계에 있어 edge termination 설계 연구 결과를 정리하였다. 특히 고내압 특성을 견디며, field ring 수를 줄여 전체 칩 크기를 줄일 수 있는 unified field ring 기술을 기준으로 시뮬레이션과 실험을 진행하였다. FLR (field limit ring) 기반 연구의 의미는 개념적으로는 최소의 termination 면적을 사용하여 최대의 내압 특성을 얻는 것과 함께 소자 군을 이루고 있는 500 V/600 V에 적용할 수 있는 웨이퍼 저항과 패턴 설계 룰을 확정짓고 그 설계 룰에 의해 제작된 소자의 안정적인 장기 신뢰성을 확인하는 것이라 하겠다.
이론/모형
- 본 논문에서는 unified 기술을 적용한 power MOSFET의 전기적인 특성을 검증하기 위해서 planar power MOSFET과 trench power MOSFET의 구조를 제시하였으며, 제안된 구조에서 동일한 설계 및 공정파리미터를 이용하여 시뮬레이션을 진행하였다. 시뮬레이터로는 T-CAD 툴을 이용하였다. 시뮬레이션 결과를 분석하여 최적의 설계 및 공정 파라미터를 제시하였고, 분석 결과 trench gate power MOSFET이 우수한 특성을 나타내었으며, 이 소자에 unified 필드링 기술을 적용하기 위해서 unified 필드링을 설계하여 시뮬레이션을 진행하였고, 최적의 필드링 조건을 도출하였다.
성능/효과
- Chip size 6,580 um × 5,680 um에 20 A 흐르는 소자를 설계했을 때 두 소자 모두 610 V의 항복전압 특성을 나타내는 상태에서 저항값의 차이가 남을 확인할 수 있었으며, trench gate power MOSFET은 planar gate power MOSFET과 달리 JFET 영역이 존재하지 않아 저항 값이 상대적으로 작다.
- 결과적으로 gate depth는 3×1013 cm-2의 P base 도즈량을 기준으로 3.5 um일 때 가장 높은 항복전압과 낮은 스위치 온 상태 전압 강하 특성을 보인다.
- 결과적으로, 목표 문턱전압인 3～4 V의 조건에 부합하면서 600 V의 항복전압을 견딤과 동시에 스위치 온 상태일 때 전압강하가 가장 낮은 P base 도즈량은 대략 3×1013 cm-2임을 알 수 있었고, 이때의 전압강하는 4.35 V였다.
- 7 V로 대략 15%였다. 동시에 trench gate power MOSFET에 적용하기 위해 unified 필드링을 설계하였으며, JTE type으로 기존의 FLR을 unify하게 줄여 기존 ring 도핑을 저농도 (P/1e12) P-Well 접합에 의한 electrical field 확산으로 인한 내압 증가로 에피의 비저항 및 두께를 줄일 수 있으며 결과적으로 chip shink 효과를 가져 올 수 있었다.
- 이것은 저항 특성이 15% 정도 향상된 결과로, 그 원인은 JFET영역의 저항이 존재하지 않으므로 N-drift의 길이를 14% 줄일 수 있었기 때문이다. 따라서 위와 같은 설계 파라미터 및 구조상에서 600 V급으로 power MOSFET을 구성할 경우 trench gate 형태가 15%의 특성 향상을 갖는다는 결론을 얻을 수 있었다. 다음으로 trench gate power MOSFET 의 핵심 변수인 trench gate의 깊이에 따라 파워 반도체 소자의 전기적 특성 변화 살펴보기 위해 시뮬레이션을 수행하였다.
- 그림 12에서 나타낸 것처럼 각 ring과 field oxide 경계에 걸쳐 도핑된 poly-Si이 걸쳐있는 poly-Si field plate 구조를 사용하였으며, 각 ring의 개수 및 간격의 조정을 통하여 평가 패턴으로 구성하였다. 또한 제안한 field ring은 그림 13에서 보듯이 JTE type 으로 기존의 FLR을 unify하게 줄여 기존 ring 도핑을 저농도 (P/1e12) P-Well 접합에 의한 전계 확산으로 인한 내압 증가로 에피의 비저항 및 두께를 줄일 수 있으며 결과적으로 chip shrink 효과를 가져 올 수 있었다.
- 설계 과정에서 확인한 trench gate power MOSFET의 스위치 온 상태 전압 강하 특성 향상의 폭은 4.35 V에서 3.7 V로 대략 15%였다. 동시에 trench gate power MOSFET에 적용하기 위해 unified 필드링을 설계하였으며, JTE type으로 기존의 FLR을 unify하게 줄여 기존 ring 도핑을 저농도 (P/1e12) P-Well 접합에 의한 electrical field 확산으로 인한 내압 증가로 에피의 비저항 및 두께를 줄일 수 있으며 결과적으로 chip shink 효과를 가져 올 수 있었다.
- 시뮬레이션 결과 목표 항복전압인 600 V급의 항복전압을 갖는 N-drift 비저항값은 14.5 Ω·cm으로 나타났다.
- 기본적으로 가장 좋은 특성을 보여주었던 3×1013 cm-2의 도즈량일 때를 기준으로 gate의 깊이를 달리한 상태에서 항복전압 특성과 스위치 온 상태 전압강하를 관찰하였다. 시뮬레이션 결과, gate depth 가 깊을수록 gate 전극의 모서리가 두드러지는 양상을 따르게 되어 전계집중 현상이 심화된다. 이는 소자가 견디는 항복전압보다 더 낮은 항복 전압에서 항복 현상이 일어나게 유도하므로 항복전압 특성을 저하시킨다.
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