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초록
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차세대 전자 소자 기술에서 전력전달은 소자의 전력을 낮추고 발열로 인한 문제 해결을 위해서 매우 중요한 기술로 대두되고 있다. 본 연구에서는 직사각형 ABL 전력 범프를 이용한, Cu-to-Cu 플립 칩 본딩 공정의 신뢰성 문제에 대해 살펴보았다. 다이 내 범프 높이 차이는 전기도금CMP 공정을 진행했을 경우 약 $0.3{\sim}0.5{\mu}m$ 이었고, CMP 공정을 진행하지 않았을 경우는 약 $1.1{\sim}1.4{\mu}m$으로 나타났다. 또한 면적이 큰 ABL 전력 범프가 입출력 범프 보다 높이가 높게 나타났다. 다이 내 범프 높이 차이로 인해 플립 칩 본딩 공정 시 misalignment 문제가 발생하였고, 이는 본딩 quality 에도 영향을 미쳤다. Cu-to-Cu 플립 칩 공정을 위해선 다이 내 범프 높이 균일도와 Cu 범프의 평탄도 조절이 매우 중요한 요소라 하겠다.

Abstract AI-Helper 아이콘AI-Helper

One of the important developments in next generation electronic devices is the technology for power delivery and heat dissipation. In this study, the Cu-to-Cu flip chip bonding process was evaluated using the square ABL power bumps and circular I/O bumps. The difference in bump height after Cu elect...

주제어

AI 본문요약
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문제 정의

  • 이는 Cu 본딩 층의 평탄화 공정이 다이(또는 웨이퍼)간 alignment와 본딩 강도(strength) 및 본딩 quality 에 미치는 영향이 매우 크기 때문이다.9) 본 연구에서는 직사각형 ABL 전력 범프와 원형 입출력 범프를 다이 내에 제작한 후 Cu-to-Cu 플립 칩 본딩을 진행하였고, 본딩 과정에서 발생하는 공정 신뢰성 문제에 대해 살펴보았다.
  • 하지만 아직까지는 전력전달이나 분배로 인한 성능 및 신뢰성 문제 해결을 위한 공정 기술 개발은 미진한 상태이다. 본 연구는 전력전달을 용이하게 하여 성능을 높이고 발열을 줄이는 공정 방법 중 하나로 다이(die)와 패키지(package)를 연결하는 ABL(advanced bump layer) 범프에 대한 공정과 Cu ABL 범프를 이용한 Cu-to-Cu 플립 칩 본딩에 대한 공정 신뢰성을 살펴보았다.
  • 본 연구에서는 직사각형 ABL 전력 범프를 이용한, Cu-to-Cu 플립 칩 본딩의 공정 문제에 대해 살펴보았다. 기존의 Cu-to-solder 플립 칩 본딩 공정과 달리 Cu-to-Cu 플립칩 공정은 다이 내 범프 높이의 균일도와 Cu 범프의 평탄도가 매우 중요함을 알 수 있었다.
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질의응답

핵심어 질문 논문에서 추출한 답변
ABL 범프 구조의 장점은 무엇인가? 일반적으로 전력밀도는 전력 범프의 면적이 작아질수록 급격히 증가하고, 전력이 증가할수록 또한 상승한다.1) ABL 범프 구조는 범프의 전류 밀도를 낮출 수 있고, 전류밀도 분포를 향상시키는 역할을 하여 다이와 패키지의 연결부분의 신뢰성도 향상시킬 수 있다. 그러나, ABL 전력 범프를 사용할 경우 전력 범프와 입출력 범프의 모양과 크기가 달라서 범프 높이를 동일하게 만드는 공정 개발과 신뢰성 등의 문제들이 반드시 해결되어야 한다.
ABL 범프는 어떤 구조인가? ABL 범프는 기존의 범프 디자인에서 전력 범프들을 연결하여 전력 범프의 사이즈를 크게 만들고, 소자의 배선 (interconnect)과 범프를 연결하는 패드(pad) 오프닝 (opening)의 사이즈도 크게 만들어 전력 전달을 더욱 용이 하게 할 수 있는 구조라 하겠다. 일반적으로 전력밀도는 전력 범프의 면적이 작아질수록 급격히 증가하고, 전력이 증가할수록 또한 상승한다.
ABL 전력 범프에 Cu 범프를 사용할 경우 중요한 것은? 그러나, ABL 전력 범프를 사용할 경우 전력 범프와 입출력 범프의 모양과 크기가 달라서 범프 높이를 동일하게 만드는 공정 개발과 신뢰성 등의 문제들이 반드시 해결되어야 한다.1) 특히, Cu 범프의 경우 범프 높이가 플립 칩 공정에 큰 영향을 미치기 때문에, 도금공정 후 범프 높이의 WIW(within wafer)와 WID(within die) 균일도(uniformity)가 매우 중요하다. 보고에 의하면 Cu 범프 전기도금 공정 시 낮은 전류밀도와 낮은 음극(cathode)판회전이 범프 높이의 균일도를 향상시키는 반면 표면 거칠기(surface roughness)는 커진다고 한다.
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참고문헌 (14)

  1. K. Oh, J. Ma, S. Kim and S. E. Kim, "Interconnect Process Technology for High Power Delivery and Distribution", J. Microelectron. Packag. Soc., 19(3), 9 (2012). 

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  3. R. Plieninger, M. Dittes and K. Pressel, "Modern IC packaging trends and their reliability implications", Microelectron. Reliab., 46(9), 1868 (2006). 

  4. K. Oh, J. S. Ma, S. Kim and S. E. Kim, "Fabrication of Advanced Bump Layer for IC Power Delivery", J. Nanosci. Nanotech., 13, 6447 (2013). 

  5. M. Ketkar and E. Chiprout, "A microarchitecture based framework for pre- and post-silicon power delivery analysis", Microarchitecture, 42, 179 (2009). 

  6. N. H. Khan, S. M. Alam and S. Hassoun, "System level comparison of power delivery design for 2D and 3D ICs 3D System Integration", IEEE 3DIC, Osaka, Japan, Sep. 28, 1 (2009). 

  7. M. Budnik and K. Roy, "A Power Delivery and Decoupling Network Minimizing Ohmic Loss and Supply Voltage Variation in Silicon Nanoscale Technologies", IEEE Trans. VLSI Systems, 14(12), 1336 (2006). 

  8. G. Schrom, P. Hazucha, J. Hahn, V. Kursun, D. Gardner, S. Narendra, T. Karnik and V. De, "Feasibility of Monolithic and 3D-Stacked DC-DC Converters for Microprocessors in 90 nm Technology Generation", ISLPED, Newport, US, Aug. 9, 263 (2004). 

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  10. E. Malysha, U. Landau and S. Chivilikhin, "Modeling the deposit thickness distribution in Cu electroplating of semiconductor wafer interconnects", Proc. of the AIChE, Nov. 16, San Francisco, US (2003). 

  11. S. Kang, J. Lee, E. Kim, N. Lim, S. Kim, S. Kim and S. E. Kim, "Fabrication and Challenges of Cu-to-Cu Wafer Bonding", J. Microelectron. & Packag. Soc., 19(2), 29 (2012). 

  12. R. Stengl, T. Tan and U. Gsele, "A model for the silicon wafer bonding process", Jpn. J. Appl. Phys., 28(1), 1735 (1989). 

  13. P. Gueguen, L. Di Cioccio, P. Gergaud, M. Rivoire, D. Scevola, M. Zussy, A. Charvera, L. Ballya, D. Lafonda and L. Clavelier, "Copper direct bonding characterization and its interests for 3D integration", J. Electrochem. Soc., 156(10), H772 (2009). 

  14. E. Kim, M. Lee, S. Kim and S. E. Kim, "Ti/Cu CMP Process for Wafer Level 3D Integration", J. Microelectron. Packag. Soc., 19(3), 37 (2012). 

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