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NTIS 바로가기마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, v.21 no.2, 2014년, pp.37 - 41
마준성 (서울과학기술대학교 NID융합기술대학원) , 김성동 (서울과학기술대학교 기계시스템디자인공학과) , 김사라은경 (서울과학기술대학교 NID융합기술대학원)
One of the important developments in next generation electronic devices is the technology for power delivery and heat dissipation. In this study, the Cu-to-Cu flip chip bonding process was evaluated using the square ABL power bumps and circular I/O bumps. The difference in bump height after Cu elect...
* AI 자동 식별 결과로 적합하지 않은 문장이 있을 수 있으니, 이용에 유의하시기 바랍니다.
핵심어 | 질문 | 논문에서 추출한 답변 |
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ABL 범프 구조의 장점은 무엇인가? | 일반적으로 전력밀도는 전력 범프의 면적이 작아질수록 급격히 증가하고, 전력이 증가할수록 또한 상승한다.1) ABL 범프 구조는 범프의 전류 밀도를 낮출 수 있고, 전류밀도 분포를 향상시키는 역할을 하여 다이와 패키지의 연결부분의 신뢰성도 향상시킬 수 있다. 그러나, ABL 전력 범프를 사용할 경우 전력 범프와 입출력 범프의 모양과 크기가 달라서 범프 높이를 동일하게 만드는 공정 개발과 신뢰성 등의 문제들이 반드시 해결되어야 한다. | |
ABL 범프는 어떤 구조인가? | ABL 범프는 기존의 범프 디자인에서 전력 범프들을 연결하여 전력 범프의 사이즈를 크게 만들고, 소자의 배선 (interconnect)과 범프를 연결하는 패드(pad) 오프닝 (opening)의 사이즈도 크게 만들어 전력 전달을 더욱 용이 하게 할 수 있는 구조라 하겠다. 일반적으로 전력밀도는 전력 범프의 면적이 작아질수록 급격히 증가하고, 전력이 증가할수록 또한 상승한다. | |
ABL 전력 범프에 Cu 범프를 사용할 경우 중요한 것은? | 그러나, ABL 전력 범프를 사용할 경우 전력 범프와 입출력 범프의 모양과 크기가 달라서 범프 높이를 동일하게 만드는 공정 개발과 신뢰성 등의 문제들이 반드시 해결되어야 한다.1) 특히, Cu 범프의 경우 범프 높이가 플립 칩 공정에 큰 영향을 미치기 때문에, 도금공정 후 범프 높이의 WIW(within wafer)와 WID(within die) 균일도(uniformity)가 매우 중요하다. 보고에 의하면 Cu 범프 전기도금 공정 시 낮은 전류밀도와 낮은 음극(cathode)판회전이 범프 높이의 균일도를 향상시키는 반면 표면 거칠기(surface roughness)는 커진다고 한다. |
K. Oh, J. Ma, S. Kim and S. E. Kim, "Interconnect Process Technology for High Power Delivery and Distribution", J. Microelectron. Packag. Soc., 19(3), 9 (2012).
N. H. Khan, S. M. Alam and S. Hassoun, "Power Delivery Design for 3-D ICs Using Different Through-Silicon Via (TSV) Technologies", IEEE Trans. VLSI systems, 19(4), 647 (2011).
R. Plieninger, M. Dittes and K. Pressel, "Modern IC packaging trends and their reliability implications", Microelectron. Reliab., 46(9), 1868 (2006).
K. Oh, J. S. Ma, S. Kim and S. E. Kim, "Fabrication of Advanced Bump Layer for IC Power Delivery", J. Nanosci. Nanotech., 13, 6447 (2013).
M. Ketkar and E. Chiprout, "A microarchitecture based framework for pre- and post-silicon power delivery analysis", Microarchitecture, 42, 179 (2009).
N. H. Khan, S. M. Alam and S. Hassoun, "System level comparison of power delivery design for 2D and 3D ICs 3D System Integration", IEEE 3DIC, Osaka, Japan, Sep. 28, 1 (2009).
M. Budnik and K. Roy, "A Power Delivery and Decoupling Network Minimizing Ohmic Loss and Supply Voltage Variation in Silicon Nanoscale Technologies", IEEE Trans. VLSI Systems, 14(12), 1336 (2006).
G. Schrom, P. Hazucha, J. Hahn, V. Kursun, D. Gardner, S. Narendra, T. Karnik and V. De, "Feasibility of Monolithic and 3D-Stacked DC-DC Converters for Microprocessors in 90 nm Technology Generation", ISLPED, Newport, US, Aug. 9, 263 (2004).
E. Malysha, U. Landau and S. Chivilikhin, "Modeling the deposit thickness distribution in Cu electroplating of semiconductor wafer interconnects", Proc. of the AIChE, Nov. 16, San Francisco, US (2003).
R. Stengl, T. Tan and U. Gsele, "A model for the silicon wafer bonding process", Jpn. J. Appl. Phys., 28(1), 1735 (1989).
P. Gueguen, L. Di Cioccio, P. Gergaud, M. Rivoire, D. Scevola, M. Zussy, A. Charvera, L. Ballya, D. Lafonda and L. Clavelier, "Copper direct bonding characterization and its interests for 3D integration", J. Electrochem. Soc., 156(10), H772 (2009).
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오픈액세스 학술지에 출판된 논문
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