[논문]TSV 구리 필링 공정에서 JGB의 농도와 전류밀도의 상관 관계에 관한 연구

장세현; 최광성; 이재호

doi:10.6117/kmeps.2015.22.4.099

초록
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비아 필링에 있어서 void나 seam 생성이 없이 비아를 채우는 것은 매우 중요한 사항으로 전류밀도, 전류모드, 첨가제 등을 변화시켜 결함없는 비아를 얻어왔다. 그러나 다양한 첨가제의 부산물이 오염의 원인이 되며 도금액의 수명을 줄이는 문제점이 있었다. 본 연구에서는 오염을 최소화하기 위하여 다른 첨가제가 없이 JGB만을 사용하여 JGB 농도와 전류밀도 변화에 따른 비아 필링 현상을 연구하였다. 지름이 $15{\mu}m$이며 종횡비 4인 비아가 사용되었으며 펄스전류를 이용하여 도금을 하였다. 전류밀도는 $10{\sim}20mA/cm^2$, JGB 농도는 0~25 ppm까지 변화시키면서 JGB 농도와 전류밀도와 의 상관관계를 mapping 하였다. 그로부터 지름이 $15{\mu}m$이며 종횡비 4인 비아 필링의 최적 조건을 확립하였다.

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The requirement for success of via filling is its ability to fill via holes completely without producing voids or seams. Defect free via filling was obtained by optimizing plating conditions such as current mode, current density and additives. However, byproducts stemming from the breakdown of these...

The requirement for success of via filling is its ability to fill via holes completely without producing voids or seams. Defect free via filling was obtained by optimizing plating conditions such as current mode, current density and additives. However, byproducts stemming from the breakdown of these organic additives reduce the lifetime of the devices and plating solutions. In this study, the relationship between JGB and current density on the copper via filling was investigated without the addition of other additives to minimize the contamination of copper via. AR 4 with $15{\mu}m$ diameter via were used for this study. The pulse current was used for the electroplating of copper and the current densities were varied from 10 to $20mA/cm^2$ and the concentrations of JGB were varied from 0 to 25 ppm. The map for the JGB concentration and current density was developed. And the optimum conditions for the AR 4 via filling with $15{\mu}m$ diameter were obtained.

주제어

AI 본문요약
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문제 정의

본 연구에서는 직경 15 µm에 종횡비 1:4를 갖는 비아를 형성하여 전해도금을 이용한 구리 비아 필링에 관한 연구를 진행하였다. 평활제로 JGB를 사용하였으며 전류 밀도 변화에 따라 비아 필링 형상을 관찰하였다.

제안 방법

DRIE 후에 스퍼터를 이 용하여 Ti 방지층 레이어를 표면 기준으로 300 nm를 증착하였고 이 후 Cu 씨앗층을 700 nm 증착하여 비아제작을 완료하였다. 본 실험에서는 비아 내부에 voids나 seam 이 없는 결함 없는 구리 비아 필링을 위하여 첨가제 JGB 농도에 변화를 주어 실험을 진행하였다. 우선 구리 도금에 기본이 되는 stock solution은 0.
이러한 이유 때문에 도금액에 첨가제의 사용량을 최소화시켜 비아 필링을 하고자하는 연구결과가 활발히 일어나고 있다.^12-14) 본 실험에서는 여러 평활제를평가한이전결과를바탕으로 Janus Green B (JGB) 를 첨가제로 선정하였다.^14-15) JGB의 양을 변화시키면서 전류밀도와 비아 필링의 형상을 관찰하였으며 이로부터 mapping을 통하여 최적화된 조건을 확립하였다.

대상 데이터

전해도금은 paddle stirring system이 장착된 전해조에서 전류밀도를 변화시키면서 펄스 도금을 실시하였다. 양 극으로는 백금망 전극을 사용하였으며 기준전극으로는 3.5M KCl Ag/AgCl 전극을 사용하였다. 표면형상과 필링 현상은 주사전자현미경(scanning electron microscope, SEM)을 사용하였다.

이론/모형

비아 제작을 위하여 Si wafer에 deep reactive ion etching (DRIE)법을 이용하여 지름 15 µm 깊이 60 µm의 종횡비가 1:4인 비아를 제작하였다. 이 때 5°의 경사를 주어 방 지층 및 시드레이어가 비아 옆면에 증착이 원활하도록 하였으며 향후 필링을 위한 구리도금에서 입구가 막히는 현상을 가급적 억제하도록 하였다.

성능/효과

평활제로 JGB를 사용하였으며 전류 밀도 변화에 따라 비아 필링 형상을 관찰하였다. 10~20 mA/cm² 사이의 각 전류밀도에 따른 galvanostatic 결과로 부터 각각의 전류밀도에서 도금억제 역할이 발생하는 JGB 농도 차이가 있는 것을 확인 하였으며 전류밀도와 JGB 농도변화에 따른 비아 필링 형상을 확인한 결과 저전류밀도가 아닌 조건에서도 평활제만을 첨가하여 결함 없는 필링이 확인되었다. 하지만 높은 전류밀도에서는 입구에서 도금되는 속도를 평활제만으로 억제시킬 수 없다는 것을 확인할 수 있었다.
Filling ratio map에서 평활제만을 첨가하여 결함없는 비아 필링을 할 수 있는 최적화 조건을 찾을 수 있었다. 본 실험에서는 JGB 20 ppm, 전류밀도 15 mA/cm²이 최적화 조건으로 확인되었다.
10~20 mA/cm² 사이의 각 전류밀도에 따른 galvanostatic 결과로 부터 각각의 전류밀도에서 도금억제 역할이 발생하는 JGB 농도 차이가 있는 것을 확인 하였으며 전류밀도와 JGB 농도변화에 따른 비아 필링 형상을 확인한 결과 저전류밀도가 아닌 조건에서도 평활제만을 첨가하여 결함 없는 필링이 확인되었다. 하지만 높은 전류밀도에서는 입구에서 도금되는 속도를 평활제만으로 억제시킬 수 없다는 것을 확인할 수 있었다. 전류밀도가 10 mA/cm²인 경우 JGB 10~20 ppm의 조건에서 결함 없는 필링이 얻어졌고 그 이상의 농도에서는 내부 결함의 크기가 증가하는 것을 확인할 수 있었다.

후속연구

낮은 전류밀도에서 추가적으로 도금을 진행하 면 bottom-up superfilling이 가능하였지만 도금 시간이 늘어나므로 최적의 조건이라 할 수 없다. bottom-up superfilling이 가능한 영역에서는 변수의 조정을 통해 좀 더 짧 은 시간에 평활제만을 이용한 bottom-up superfilling이 가능할 것이라 예상된다.

질의응답

핵심어	질문	논문에서 추출한 답변
	와이어에 의한 본딩 방식의 문제점은?	와이어로 Au가 쓰여 왔는데 Au는 전기 전도도가 우수하나 값이 비싸고 와이어에 의한 본딩 방식은 칩과 칩 또는 칩과 기판 사이의 신호전달이 외부의 와이어에 의하여 전달되기 때문에 그 길이가 길다. 긴 신호와 전류의 전달 길이는 저항을 높이고 신호와 전류의 손실이 높아져 결국 고주파특성이 나빠지게 된다. 또한 칩의 가장자리와 칩의 footprint 외에 와이어와 기판의 본딩에 필요한 공간이 더 필요하기 때문에 적체적인 패키지의 사이즈가 커지게 된다. 5) 따라서 3D 장치의 핵심은 TSV (through silicon via)기술을 사용하여 수직으로 stack 된 chip 간의 원활한 커뮤니케이션의 실현에 있다고 하겠다.
	3D SiP의 장점은 무엇인가?	패키지는 silicon 기반의 수평적 표면 실장기술에서 세라믹 기판이나 약 10여개의 IC가 적층 된 폴리머 기판에 플립 칩, TAB, 와이어 본딩 등의 방법으로 실장된 MCM (multi chip module)으로 MCM에서 PCB 기판뿐 아니라 PCB 기판위로 칩을 3D로 적층하는 형태의 SiP (system in package)로 발전되고 있다. 3D SiP의 장점은 여러 소자를 단일 패키지에 실장하여 비용, 크기 그리고 성능이 최적화된 고집적 제품을 만들 수 있다는 점이다. 1-4) 현재 상용되는 SiP의 칩과 칩, 칩과 기판 사이는 wire bonding 방식에 의한 연결이 대다수 이루어져 왔다.
	와이어로 쓰이는 Au의 장단점은?	1-4) 현재 상용되는 SiP의 칩과 칩, 칩과 기판 사이는 wire bonding 방식에 의한 연결이 대다수 이루어져 왔다. 와이어로 Au가 쓰여 왔는데 Au는 전기 전도도가 우수하나 값이 비싸고 와이어에 의한 본딩 방식은 칩과 칩 또는 칩과 기판 사이의 신호전달이 외부의 와이어에 의하여 전달되기 때문에 그 길이가 길다. 긴 신호와 전류의 전달 길이는 저항을 높이고 신호와 전류의 손실이 높아져 결국 고주파특성이 나빠지게 된다.

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