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TSV 필링 공정에서 평활제가 구리 비아필링에 미치는 영향 연구
The Effects of Levelers on Electrodeposition of Copper in TSV Filling 원문보기

마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, v.19 no.2, 2012년, pp.55 - 59  

정명원 (홍익대학교 신소재공학과) ,  김기태 (홍익대학교 신소재공학과) ,  구연수 (광양보건대학 제철금속과) ,  이재호 (홍익대학교 신소재공학과)

초록
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TSV 비아필링 과정이 진행되는 동안 내부에 void나 seam과 같은 결함이 빈번하게 발견되고 있다. 결함 없는 구리 비아필링을 위해서는 용액 내에 가속제, 억제제, 평활제 등의 유기물 첨가제가 필요하다. 공정과정중 유기물 첨가제의 분해로 인한 부산물로부터 기인한 오염은 디바이스의 신뢰도나 용액의 수명을 감소시키는 요인이 된다. 본 연구에서는 첨가제의 사용량을 줄이기 위하여 가속제와 억제제를 사용하지 않고 평활제만을 이용한 구리 비아필링에 관한 연구를 진행하였다. 세가지 종류의 첨가제(janus green B, methylene violet, diazine black)를 이용한 구리 전착에 관한 연구를 수행하였다. 각각의 첨가제에 따른 전기화학적 거동을 분석한 결과 도금속도적 측면에서 차이를 나타내는 것을 확인할 수 있었다. 비아필링 진행 후 단면을 분석하여 각각의 평활제가 비아필링에 미치는 영향을 확인하였으며, 그 특성은 다르게 나타나는 것을 확인할 수 있었다.

Abstract AI-Helper 아이콘AI-Helper

Defects such as voids or seams are frequently found in TSV via filling process. To achieve defect-free copper via filling, organic additives such as suppressor, accelerator and leveler were necessary in a copper plating bath. However, by-products stemming from the breakdown of these organic additive...

주제어

AI 본문요약
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문제 정의

  • 본 연구에서는 지름 20 µm 깊이 40 µm를 갖는종횡비 1:2의비아를 형성하여 전해도금을 이용한 구리 비아필링에 관한 연구를 진행하였다. 비아필링 시에 사용되는 유기물 첨가제들은 용액이나 디바이스의 수명과 신뢰성에 영향을 미치기 때문에 본 연구에서는 가속제 및 억제제의 도움 없이 평활제만을 사용하여 비아필링 특성을 관찰하였다.
  • 본 연구에서는 지름 20 µm 깊이 40 µm를 갖는종횡비 1:2의비아를 형성하여 전해도금을 이용한 구리 비아필링에 관한 연구를 진행하였다. 비아필링 시에 사용되는 유기물 첨가제들은 용액이나 디바이스의 수명과 신뢰성에 영향을 미치기 때문에 본 연구에서는 가속제 및 억제제의 도움 없이 평활제만을 사용하여 비아필링 특성을 관찰하였다. 전기화학적 분석을 통해서 평활제의 역할을 살펴본 결과 실험에 사용된 모든 평활제에서 도금속도를 억제하는 경향을 관찰할 수 있었다.
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질의응답

핵심어 질문 논문에서 추출한 답변
현재 상용되고 있는 3D 스택 패키지는 반도체 소자들을 어떻게 연결하고 있는가? 현재 상용되고 있는 3D 스택 패키지에서는 반도체 소자들을 서로 적층한 후 각 소자들의 I/O 패드를 기판에 Au 와이어를 이용하여 연결하고 있다. 그러나 이러한 Au 와이어 본딩을 통한 신호 전달은 3D TSV기술에 비해 전체적인 배선의 길이가 길기 때문에 신호 전달속도의 감소, 저조한 고주파 특성 및 I/O 패드 증가로 인한 패키지 면적의 증가 등의 문제점이 있다.
3D SiP의 장점은 무엇인가? 이와 같은 3D 스택 방식으로의 전자 패키지 기술의 변화는 하나의 패키지에 수동소자와 능동소자를 모두 실장하여 시스템을 완성하는 3D SiP(system in package)를 가능하게 하였고 이에 대한 연구가 활발히 진행되고 있다. 3D SiP의 장점은 여러 소자를 단일 패키지에 실장하여 비용, 크기 그리고 성능이 최적화된 고집적 제품을 만들 수 있다는 점이다.1~3)
Au 와이어 본딩을 통한 신호 전달의 문제점을 보완하기 위해 최근 어떤 연구가 집중적으로 이루어지고 있는가? 그러나 이러한 Au 와이어 본딩을 통한 신호 전달은 3D TSV기술에 비해 전체적인 배선의 길이가 길기 때문에 신호 전달속도의 감소, 저조한 고주파 특성 및 I/O 패드 증가로 인한 패키지 면적의 증가 등의 문제점이 있다. 따라서 최근에는 소자 사이에 through via를 형성하고 이를 전기 전도도와 도금 특성이 우수한 구리로 채우는 구리 비아필링(via filling) 공정을 이용함으로써 와이어 본딩에 의한 단점을 보완해 나가는 연구가 최근 집중적으로 이루어지고 있다.4,5) 결함 없는 비아필링을 위하여 bottom-up superfilling의 형상이 충족되어야 하며 이를 위해 기존에는 억제제(suppressor), 가속제(accelerator), 평활제(leveler) 등의 다양한 유기물 첨가제를 함유한 도금액을 이용하여 비아필링을 진행하였다.
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참고문헌 (12)

  1. J. Sun, K. Kondo, T. Okamura, S. J. Oh, M. Tomisaka, H. Yonemura and M, Hoshino, "High-Aspect-Ratio Copper Via- Filling Used for Three-Dimensional Chip Stacking", J. Electrochem. Soc., 150(6), G355 (2003). 

  2. M. Uemoto, K. Tanida, Y. Nemoto, M. Hoshino, K. Kojima, Y. Shirai and K. Takahashi, "High-Performance Vertical Interconnection for High-Density 3D Chip Stacking Package", Proc. 54th Electronic Components and Technology Conference (ECTC),Las Vegas, 616, IEEE Components, Packaging and Manufacturing Technology Society (CPMT) (2004). 

  3. M. Hirano, K. Nishikawa, I. Toyoda, S. Aoyama, S. Sugitani and K.Yamasaki, "Three-Dimensional Interconnect Technology for Ultra-Compact MMICs", Solid-State Electron., 41(10), 1451 (1997). 

  4. H. Honma, "Plating Technology for Electronics Packaging", Electrochim. Acta, 47(1-2), 75 (2001). 

  5. S. Balakumar, R. Kumar, Y. Shimura, K. Namiki, M. Fujimoto, H. Toida, M. Uchida and T. Hara, "Effect of Stress on the Properties of Copper Lines in Cu Interconnects", Electrochem. SolidSt., 7(4), G68 (2004). 

  6. S. E. Lee and J. H. Lee, "Copper Via Filling Using Organic Additives and Wave Current Electroplating", J. Microelectron. Packag. Soc., 14(3), 37 (2007). 

  7. J. S. Bae, G. H. Chang and J. H. Lee, "Electroplating of Copper Using Pulse-Reverse Electroplating Method for SiP Via Filling", J. Microelectron. Packag. Soc., 12(2), 129 (2005). 

  8. B. H. Choi, W. J. Lee and J. H. Lee, "Effects of Electroplating Parameters on the Defects of Copper Via for 3D SiP", Sol. St. Phenon., 124-126, 49 (2007). 

  9. W. P. Dow, C. C. Li, M. W. Lin, G. W. Su and C. C. Huang, "Copper Fill of Microvia Using a Thiol-Modified Cu Seed Layer and Various Levelers", J. Electrochem. Soc., 156(8), D314 (2009). 

  10. K. I. Popov. M. D. Maksimovic, M. G. Pavlovic and G. R. Ostojic, "Formation of Powdered Copper Deposits by Square- Wave Pulsating Overpotential", J. Appl. Electrochem., 7(4), 331 (1977). 

  11. T. P. Moffat, D. Wheeler, S. K. Kim and D. Josell, "Curvature Enhanced Adsorbate Coverage Mechanism for Bottom-Up-Superfilling and Bump Control in Damascene Processing", Electrochim. Acta, 53(1), 145 (2007). 

  12. L. Hofmann, R. Ecke, S. E. Schulz and T. Gessner, "Investigations Regarding Through Silicon Via Filling for 3D Integration by Periodic Pulse Reverse Plating with and without Additives", Microelectron. Eng., 88(5), 705 (2011). 

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