[논문]연산증폭기 공유 기법을 이용한 145μW, 87dB SNR을 갖는 저전력 3차 Sigma-Delta 변조기

김재붕; 김하철; 조성익

doi:10.7471/ikeee.2015.19.1.087

연산증폭기 공유 기법을 이용한 145μW, 87dB SNR을 갖는 저전력 3차 Sigma-Delta 변조기
A 145μW, 87dB SNR, Low Power 3rd order Sigma-Delta Modulator with Op-amp Sharing 원문보기

전기전자학회논문지 = Journal of IKEEE, v.19 no.1, 2015년, pp.87 - 93

김재붕 (Dept. of Electronics Engineering, Chonbuk University) , 김하철 (Dept. of Information and Communication Engineering, Republic of Korea Naval Academy) , 조성익 (Dept. of Electronics Engineering, Chonbuk University)

초록
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본 논문에서는 디지털 패스가 없는 연산증폭기 공유 기법을 이용한 $145{\mu}W$, 87dB SNR을 갖는 저전력 3차 Sigma-Delta 변조기를 제안한다. 기존 구조는 아날로그와 디지털 패스를 사용한 구조로 첫 번째 적분기의 계수가 작다는 단점을 지연된 피드포워드 패스를 추가하여 개선하였다. 제안한 구조는 디지털 패스를 제거하여 첫 번째 적분기의 계수를 크게 하였고 연상증폭기 공유 기법을 이용하여 전력소모가 기준 구조보다 적다. 전원전압 1.8V, 신호대역폭 20KHz, 샘플링 주파수 2.8224MHz 조건에서 $0.18{\mu}m$ CMOS 공정을 이용하여 제안한 구조의 시뮬레이션한 결과, SNR(Signal to Noise Ratio)은 87dB, 전력소비는 $145{\mu}W$이다.

Abstract ▼ AI-Helper

In this paper, a $145{\mu}W$, 87dB SNR, Low power 3rd order Sigma-Delta Modulator with Op-amp sharing is proposed. Conventional architecture with analog path and digital path is improved by adding a delayed feed -forward path for disadvantages that coefficient value of the first integrator is small. Proposed architecture has a larger coefficient value of the first integrator to remove the digital path. Power consumption of proposed architecture using op-amp sharing is lower than conventional architecture. Simulation results for the proposed SDM designed in $0.18{\mu}m$ CMOS technology with power supply voltage 1.8V, signal bandwidth 20KHz and sampling frequency 2.8224MHz shows SNR(Signal to Noise Ratio) of 87dB, the power consumption of $145{\mu}W$.

주제어

AI 본문요약
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문제 정의

본 논문은 디지털 패스가 없고 기존 구조보다 전력소모가 더욱 적은 연산증폭기 공유 기법을 이용한 145μW, 87dB SNR을 갖는 저전력 3차 Sigma-Delta 변조기를 제안한다.

제안 방법

제안한 구조는 연산증폭기 공유기법을 사용하여 연산증폭기 1 개로 회로를 구현하며 기존 구조보다 전력소모가 35 ㎼가 적다. 기존 구조는 아날로그 패스와 디지털 패스를 구현하기 위해 총 6개의 클럭이 필요하지만 제안한 구조는 5개의 클럭으로 아날로그 패스를 구현한다.
아날로그 패스와 디지털 패스를 이용한 기준 구조는 3차 SDM를 2개의 적분기로 구현하기에 전력소모가 기본 구조에 비해 적다. 또한 첫 번째의 샘플링커패시턴스가 작아지는 단점을 지연된 피드포워드 경로를 추가하여 개선하였고 저전력 스위치드-커패시터 적분기를 사용하여 전력소모를 더욱 줄였다.
제안한 구조는 CK1 클럭에는 첫 번째 적분기가 동작하고 CK2 클럭에는 두 번째 적분기가 동작을 한다. 두 번째는 적분기는 CK2 클럭에 동작을 하지만 두번째 적분기에 들어가는 입력신호는 첫 번째 적분기에 들어가는 입력신호와 지연시간이 없어야하므로 CK1 클럭에 샘플링을 한다.
제안한 구조에 사용되는 클럭은 그림 4와 같다. 제안한 구조는 CK3 클럭에 샘플링하여 두 주기를 지연 시키고 CK5클럭에 두 번째 적분기의 입력으로 피드백 되어 들어간다. 다음 클럭에는 CK4 클럭에 샘플링을 하고 CK3클럭에 피드백 되고, 이 다음 클럭에는 CK5 클럭에 샘플링하고 CK4 클럭에 피드백 되어 두 번째 적분기의 입력으로 들어간다.
제안한 구조는 디지털 패스가 없고 연산증폭기 공유 기법을 사용하여 2개의 적분기로 3차 SDM를 구현한 구조이다. 기존 구조는 연산증폭기 공유 기법을 사용할 수 없어 저전력 스위치드-커패시터 적분기를 사용하여 전력소모를 적게 하였고 회로 구현시 연산 증폭기 2개를 사용하여 회로를 구현한다.
제안한 구조는 연산증폭기 공유 기법을 사용하기에 CK1 클럭과 같은 시간대인 CK3와 CK5 클럭에 두번째 적분기의 출력을 샘플링 할 수 없다. 제안한 구조에 사용되는 클럭은 그림 4와 같다.
제안한 구조는 첫 번째 적분기의 계수를 작게 하는 요인인 디지털 패스를 제거하여 아날로그 패스만을 사용하여 2개의 적분기로 3차 Sigma-Delta 변조기를 구현하였다. 제안한 구조는 연산증폭기 공유 기법을 이용한 구조로 기존 구조보다 전력소모가 적으며 기존 구조는 비중첩 클럭을 포함하여 6개의 클럭이 필요하지만 제안한 구조는 기존 구조보다 1개의 클럭이 적은 5개의 클럭을 필요로 한다.
기존 구조는 첫 번째 적분기를 지연이 있는 적분기로 사용하여 연산증폭기 공유 기법을 사용할 수 없다. 제안한 구조는 첫 번째 적분기를 지연이 없는 적분기를 이용하여 연산증폭기 공유 기법을 사용하도록 개선한 구조이다.
본 논문은 디지털 패스가 없고 기존 구조보다 전력소모가 더욱 적은 연산증폭기 공유 기법을 이용한 145μW, 87dB SNR을 갖는 저전력 3차 Sigma-Delta 변조기를 제안한다. 제안한 구조는 첫 번째 적분기의 계수를 작게 하는 요인인 디지털 패스를 제거하여 아날로그 패스만을 사용하여 2개의 적분기로 3차 Sigma-Delta 변조기를 구현하였다. 제안한 구조는 연산증폭기 공유 기법을 이용한 구조로 기존 구조보다 전력소모가 적으며 기존 구조는 비중첩 클럭을 포함하여 6개의 클럭이 필요하지만 제안한 구조는 기존 구조보다 1개의 클럭이 적은 5개의 클럭을 필요로 한다.
기존 구조에 사용된 1bit DAC는 피드백 되는 값이 크며 디지털 패스를 사용 하면 더욱 큰 값이 나오게 되고 이로 인해 첫 번째 적분기 계수 A0, B0가 작아지게 된다. 제안한 구조는첫 번째 적분기 계수 A0, B0를 작게 하는 주된 원인인 디지털 패스를 제거하고 첫 번째 적분기 출력의 피드포워드 계수 C1을 추가하여 3차 SDM를 구현한다. 또한 입력신호의 피드포워드 계수 C0를 추가하여첫 번째 적분기 계수 A0, B0의 값을 크게 한다.
제안한 구조에 사용된 연산증폭기는 그림 6의 연산 증폭기로 이득이 높고 주파수 보상이 필요 없는 완전 차동 폴디드 캐스코드 구조로 구현하였다.

대상 데이터

제안한 구조는 0.18um 공정 파라미터를 이용하여 전원전압 1.8V, 신호대역폭 20KHz, 샘플링주파수 2.8224MHz의 조건에서 시뮬레이션 하였고 전력소모는 145㎼이고 SNR 87dB이다.

성능/효과

제안한 구조는 기존 구조에 비해 ENOB는 2.2% 낮고 전력소모는 19.4% 적으므로 ADC의 성능지표인 FOM은 기존 구조에 비해 0.03이 낮다.
기존 구조는 연산증폭기 공유 기법을 사용할 수 없어 저전력 스위치드-커패시터 적분기를 사용하여 전력소모를 적게 하였고 회로 구현시 연산 증폭기 2개를 사용하여 회로를 구현한다. 제안한 구조는 연산증폭기 공유기법을 사용하여 연산증폭기 1 개로 회로를 구현하며 기존 구조보다 전력소모가 35 ㎼가 적다. 기존 구조는 아날로그 패스와 디지털 패스를 구현하기 위해 총 6개의 클럭이 필요하지만 제안한 구조는 5개의 클럭으로 아날로그 패스를 구현한다.

질의응답

핵심어	질문	논문에서 추출한 답변
	Sigma-Delta ADC의 차수를 증가시키면 어떻게 되는가?	Sigma-Delta ADC는 Sigma-Delta 변조기와 데시 메이션 필터로 나누어지며, 오버샘플링 기법과 잡음 변형 기법을 이용한 저대역, 고해상도 ADC로 오디오 신호처리에 주로 이용되고 있다[3]. Sigma-Delta 변조기는 변조기의 차수를 증가시켜 고해상도를 구현할 수 있지만 차수만큼 적분기가 늘어나게 되고 전력소모를 증가시키는 요인이 된다. Sigma-Delta 변조기의 전력소모를 적게 하기 위해서는 한 주기 동안 2번 샘플링하는 더블 샘플링 기법[4], 연산증폭기를 공유하는 기법[5]이 있고, 첫 번째 적분기의 전력소모를 1/2이상 낮추는 저전력 스위치드-커패시터 적분기 구조[6] 및 Simga-Delta 변조기의 차수를 높이면서 적분기를 줄인 구조가 제안 되었다[7]
	Simga-Delta 변조기의 차수를 높이면서 적분기를 줄인 구조의 단점은?	Simga-Delta 변조기의 차수를 높이면서 적분기를 줄인 구조는 3차부터 첫 번째 적분기의 계수가 급격 하게 작아지는 단점이 있다. 기존 구조[8]는 지연된피드포워드 패스를 추가하여 단점을 개선한 구조로 전력소모를 낮추기 위해 저전력 스위치드-커패시터 적분기를 사용하였다.
	Sigma-Delta 변조기의 전력소모를 적게 하기 위한 기법에는 어떤 것들이 있는가?	Sigma-Delta 변조기는 변조기의 차수를 증가시켜 고해상도를 구현할 수 있지만 차수만큼 적분기가 늘어나게 되고 전력소모를 증가시키는 요인이 된다. Sigma-Delta 변조기의 전력소모를 적게 하기 위해서는 한 주기 동안 2번 샘플링하는 더블 샘플링 기법[4], 연산증폭기를 공유하는 기법[5]이 있고, 첫 번째 적분기의 전력소모를 1/2이상 낮추는 저전력 스위치드-커패시터 적분기 구조[6] 및 Simga-Delta 변조기의 차수를 높이면서 적분기를 줄인 구조가 제안 되었다[7]

참고문헌 (10)

Aldo Pena-Perez, Edoardo Bonizzoni and Franco Maloberti "A 88-dB DR, 84-dB SNDR Very Low-Power Single Op-Amp Third-Order Modulator" IEEE J. Solid-State Circuits, vol. 47, No. 9, pp. 2017-2118, Sep. 2012
Huy-Binh Le, Sang-Gug Lee, and Seung-Tak Ryu "A Regulator-Free 84dB DR Audio-Band ADC for Compact Digital Microphones" IEEE Asian Solid-State Circuits Conference, pp. 1-4, November. 2010
Richard Schreier and Gabor C. Temes "Understanding Delta-Sigma Data Converters" Wiley-IEEE Press, pp. 1-10, 2005
Chuc K. Thanh, Stephen H. Lewis, and Paul J. Hurst, "A Second-Order Double-Sampled Delta-Sigma Modulator Using Individual-Level Averaging" IEEE J. Solid-State Circuits, vol. 32, No. 8, pp. 1269-1273, Aug. 1997

상세보기
Daisuke Kanemoto, Toru Ido and Kenji Taniguchi, "A 7.5mW 101dB SNR Low-Power High-Performance Audio Delta-Sigma Modulator Utilizing Opamp Sharing Technique" SoC Design Conference(ISOCC), 2011 International, pp. 66-69. 2011
A. Nilchi and D. A. Johns, "Charge-pump based switched-capacitor integrator for modulators" Electron. Lett., vol. 46, no. 6, pp. 400-401, Mar. 2010

상세보기
Gun-Hee Yun. "Design of A Low-Power 12-Bit Sigma-Delta Modulator" Hanyang University, 2011.
Minwoong Lee and Jongyeol Lee. "Third order Sigma-Delta Modulator with Delayed Feed-forward Path for Low-power Operation" Journal of The Institute of Electronics and Information Engineers, vol. 51, no. 10, pp. 57-63, Oct. 2014
X. Gou, Y. Li, J. Chen et al, "A Low Power Low Voltage 16bit Audio ${\Sigma}{\Delta}$ Modulator" IEEE Circuits and Systems(ISCAS), pp. 3142-3145, 2009
L. Liu, D. Li, L. Chen et al, "A 1V $663{\mu}W$ 15-bit Audio ${\Delta}{\Sigma}$ Modulator in $0.18{\mu}m$ CMOS" IEEE Circuits and Systems(ISCAS), pp. 510-513, 2011

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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