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박형 기판을 사용한 Package-on-Package용 상부 패키지와 하부 패키지의 Warpage 분석
Warpage Analysis for Top and Bottom Packages of Package-on-Package Processed with Thin Substrates 원문보기

마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, v.22 no.2, 2015년, pp.61 - 68  

박동현 (홍익대학교 공과대학 신소재공학과) ,  신수진 (홍익대학교 공과대학 신소재공학과) ,  안석근 (앰코코리아 기술연구소) ,  오태성 (홍익대학교 공과대학 신소재공학과)

초록
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박형 package-on-package의 상부 패키지와 하부 패키지에 대하여 에폭시 몰딩 컴파운드(EMC)에 따른 warpage 특성을 분석하였다. 또한 동일한 EMC로 몰딩한 패키지들의 warpage 편차를 측정하고 박형 상부 기판과 하부 기판 자체의 warpage 편차를 측정함으로서, 박형 패키지에서 warpage 편차를 유발하는 원인을 분석하였다. 박형 기판을 사용한 상부 및 하부 패키지에서는 기판 자체의 큰 warpage 편차에 기인하여 EMC의 물성이 패키지의 warpage에 미치는 영향을 규명하는 것이 어려웠다. EMC의 몰딩 면적이 $13mm{\times}13mm$로 기판($14mm{\times}14mm$)의 대부분을 차지하는 상부 패키지에서는 온도에 따른 warpage의 변화 거동이 유사하였다. 반면에 EMC의 몰딩 면적이 $8mm{\times}8mm$인 하부 패키지의 경우에는 (+) warpage와 (-) warpage가 한 시편에 모두 존재하는 복합적인 warpage 거동에 기인하여 동일한 EMC로 몰딩한 패키지들에서도 상이한 온도-warpage 거동이 측정되었다.

Abstract AI-Helper 아이콘AI-Helper

Warpage analysis has been performed for top and bottom packages of thin package-on-packages processed with different epoxy molding compounds (EMCs). Warpage deviation was measured for packages molded with the same EMCs and also the warpage deviations of top and bottom substrates themselves were char...

주제어

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문제 정의

  • 10) 따라서 warpage를 최소화하기 위한 재료 최적화를 위해 EMC와 기판의 열팽창계수 및 탄성계수에 따른 warpage 분석에 대한 연구가 이루어지고 있다.15) 본 연구의 처음 목적도 warpage 발생을 억제하기 위한 EMC 물성 최적화이었다. 그러나 EMC의 열팽창계수에 따라 warpage 특성이 영향을 받을 것이라는 예측과는 다르게 Fig.
  • 본 연구에서는 박형 PoP의 warpage를 방지하기 위한 기초연구로서 박형 PoP의 warpage 및 이의 편차에 영향을 미치는 인자들을 규명하고자 하였다. 이를 위해 EMC 의 물성에 따른 박형 PoP용 상부 패키지와 하부 패키지의 warpage 변화거동을 분석하였으며, 동일한 EMC로 몰딩한 패키지들의 warpage 편차를 분석하고 상부 패키지와 하부 패키지용 기판 자체의 warpage 편차를 분석하였다.
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질의응답

핵심어 질문 논문에서 추출한 답변
PoP 기술의 장점은? 이를 해결하기 위한 반도체소자들의 고집적화 방안으로써, 기존의 반도체 칩들을 삼차원으로 적층하여 집적화하는 Through-Si-Via (TSV), System-in-Package (SiP), Package on Package(PoP)와 같은 적층 패키징 기술들이 활발히 개발되고 있다.1-4) 이들 삼차원 패키징 기술중에서 PoP 기술은 상부 패키지와 하부 패키지를 개별적으로 적층하여 조합하는 것이 가능하기 때문에, bare 칩들을 적층하여 일체화 하는 TSV 기술에 비해 저비용으로 다양한 기능의 소자를 구현할 수 있는 장점이 있다.2-5) 또한 제조공정에서 상부와 하부의 개별 패키지들을 미리 테스트하여 Known Good Die (KGD) 패키지들을 미리 선별하여 사용하는 것이 가능하므로 최종 패키지 제품의 수율을 높일 수 있는 장점이 있다.
Warpage느 어떤 문제를 발생시키는가? PoP는 기판, 칩, epoxy molding compound (EMC) 등과같이 여러 재료들의 접합으로 이루어지게 되는데 이때 각 재료의 열팽창계수 차이에 기인한 열응력이 발생하며,3)이에 의해 PoP 패키지에 warpage가 발생하게 된다. Warpage는 PoP 상부 패키지와 하부 패키지의 솔더 접속 부에서 open joint 불량을 발생시키며 마더보드와 PoP 패키지 사이의 솔더 접속공정에서도 접속 불량을 일으키는 가장 큰 원인이 된다.9) 또한 warpage에 의해 상부와 하부패키지 및 마더보드 사이의 솔더 접속부에 지속적인 응력이 작용하게 되어 제품의 장시간 신뢰성이 저하되는 원인이 된다.10)
모바일 기기에서 반도체 소자들의 면적 문제점을 해결하기 위한 방안은? 모바일 기기에서는 휴대성이라는 특수성 때문에 사용되는 반도체 소자들의 면적이 다른 전자기기들에 비해 크게 제한받게 된다. 이를 해결하기 위한 반도체소자들의 고집적화 방안으로써, 기존의 반도체 칩들을 삼차원으로 적층하여 집적화하는 Through-Si-Via (TSV), System-in-Package (SiP), Package on Package(PoP)와 같은 적층 패키징 기술들이 활발히 개발되고 있다.1-4) 이들 삼차원 패키징 기술중에서 PoP 기술은 상부 패키지와 하부 패키지를 개별적으로 적층하여 조합하는 것이 가능하기 때문에, bare 칩들을 적층하여 일체화 하는 TSV 기술에 비해 저비용으로 다양한 기능의 소자를 구현할 수 있는 장점이 있다.
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참고문헌 (20)

  1. J. L. Leila, "Numerical Analysis of Thermomechanical Reliability of Through Silicon Vias (TSVs) and Solder Interconnects in 3-dimensional Integrated Circuits", Microelectron. Eng., 87(2), 208 (2010). 

  2. D. H. Park, D. M. Jung, and T. S. Oh, "Warpage Characteristics Analysis for Top Packages of Thin Package-on-Packages with Progress of Their Process Steps", J. Microelectron. Packag. Soc., 21(2), 65 (2014). 

  3. N. Vijayaragavan, F. Carson, and A. Mistry, "Package on Package Warpage - Impact on Surface Mount Yields and Board Level Reliability", Proc. 58th Electronic Components and Technology Conference (ECTC), Lake Buena Vista, 389, IEEE Components, Packaging and Manufacturing Technology Society (CPMT) (2008). 

  4. H. Eslampour, Y. C. Kim, S. W. Park, T., and W. Lee, "Low Cost Cu Column fcPoP Technology", Proc. 62nd Electronic Components and Technology Conference (ECTC), San Diego, 871, IEEE Components, Packaging and Manufacturing Technology Society (CPMT) (2012). 

  5. F. Roa, "Very Thin POP and SIP Packaging Approaches to Achieve Functionality Integration prior to TSV Implementation", Proc. 64th Electronic Components and Technology Conference (ECTC), Orlando, 1656, IEEE Components, Packaging and Manufacturing Technology Society (CPMT) (2014). 

  6. C. G. Kim, H. S. Choi, M. S. Kim, and T. S. Kim, "Packaging Substrate Bending Prediction due to Residual Stress", J. Microelectron. Packag. Soc., 20(1), 21 (2013). 

  7. J. Zhao, Y. Luo, Z. Huang, and R. Ma, "Effects of Package Design on Top PoP Package Warpage", Proc. 58th Electronic Components and Technology Conference (ECTC), Lake Buena Vista, 1081, IEEE Components, Packaging and Manufacturing Technology Society (CPMT) (2008). 

  8. C. H. Chien, Y. C. Chen, Y. T. Chio, T. Chen, C. C. Hsieh, J. J. Yan, W. Z Chen, and Y. D. Wua, "Influences of the Moisture Absorption on PBGA Package's Warpage during IR Reflow Process", Microelectron. Reliab., 43(1), 131 (2003). 

  9. G. Kelly, C. Lyden, W. Lawton, J. Barrett, A. Saboui, H. Pape, and H. Peters, "The Importance of Molding Compound Chemical Shrinkage in the Stress and Warpage Analysis of PQFPs", Proc. 45th Electronic Components and Technology Conference (ECTC), Las Vegas, 296, IEEE Components, Packaging and Manufacturing Technology Society (CPMT) (1996). 

  10. M. J. Yim, R. Strode, R. Adimula, J. J. Zhang and C. Yoo, "Ultra Thin Top Package using Compression Mold: Its Warpage Control", Proc. 61st Electronic Components and Technology Conference (ECTC), Lake Buena Vista, 1141, IEEE Components, Packaging and Manufacturing Technology Society (CPMT) (2011). 

  11. W. D. van Driel, G. Q. Zhang, J. H. J. Janssen, L. J. Ernst, F. Su, K. S. Chian, and S. Yi, "Prediction and verification of process-induced warpage of electronic packages", Microelectron. Reliab., 43(5), 765 (2003). 

  12. C. Chiu, K. C. Chang, J. Wang, C. H. Lee, K. Shen, and L. Wang, "Challenges of Thin Core Substrate Flip Chip Package on Advanced Si Nodes", Proc. 57th Electronic Components and Technology Conference (ECTC), Reno, 22, IEEE Components, Packaging and Manufacturing Technology Society (CPMT) (2007). 

  13. B. H. Lee, M. K. Kim, and J. W. Joo, "Thermo-Mechanical Behavior of WB-PBGA Packages with Pb-Sn Solder and Lead-Free Solder Using Moire Interferometry", J. Microelectron. Packag. Soc., 17(3), 17 (2010). 

  14. JEDEC Standard JESD22-B112A, "Package Warpage Measurement of Surface-Mount Integrated Circuits at Elevated Temperature", JEDEC Solid State Technology Association, Arlington (2009). 

  15. M. J. Yim, R. Strode, R. Adimula, and C. Yoo, "Effects of Material Properties on PoP Top Package Warpage Behaviors", Proc. 60th Electronic Components and Technology Conference (ECTC), Las Vegas, 1071, IEEE Components, Packaging and Manufacturing Technology Society (CPMT) (2010). 

  16. S. Michaelides and S. K. Sitaraman, "Die Cracking and Reliable Die Design for Flip-Chip Assemblies", IEEE Transactions on Advanced Packaging, 22(4), 602 (1999). 

  17. Y. Sawada, K. Harada, and H. Fujioka, "Study of Package Warpage Behavior for High-Performance Flip-Chip BGA", Microelectron. Reliab., 43(3), 465 (2003). 

  18. N. Boyard, A. Millischer, V. Sobotka, J. Bailleul, and D. Delaunay, "Behaviour of a Moulded Composite Part: Modelling of Dilatometric Curve (Constant Pressure) or Pressure (Constant Volume) with Temperature and Conversion Degree Gradients", Composite Sci. Technol., 67(6), 943 (2007). 

  19. S. Y. Yang, Y. Jeon, S. Lee, and K. Paik, "Solder Reflow Process Induced Residual Warpage Measurement and Its Influence on Reliability of Flip-Chip Electronic Packages", Microelectron. Reliab., 46(2), 512 (2006). 

  20. S. H. Cho, T. E. Chang, J. Y. Lee, H. P. Park, Y. Ko, and G. Park, "New Dummy Design and Stiffener on Warpage Reduction in Ball Grid Array Printed Circuit Board", Microelectron. Reliab., 50(2), 242 (2010). 

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