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문제 정의
- 본 논문에서 제안한 회로는 하드웨어 기반으로 설계된 신경회로망을 이용한 학습 알고리즘 수행 시, 뉴런 간 전달되는 신호의 중요도를 결정하는 가중치 값의 변화에 의해 error값을 누적하고 적합성 여부를 판단할 수 있는 회로이다. CMOS 기반으로 설계된 회로를 Hspice 시뮬레이터를 통해 구현 가능성을 검증하였으며, 업데이트된 Weight 값의 변화에 의해 누적된 error값이 0에 가깝게 수렴되는 결과를 보였다.
- 본 논문에서는, 학습알고리즘의 멤리스터[1,2]기반 브리지 시냅스 회로[3]를 이용하여 신경회로망을 구성하고, 하드웨어적으로 학습알고리즘 수행이 가능하도록 설계된 인공뉴런의 동작을 Hspice 시뮬레이션을 통해 증명하고자 한다.
가설 설정
- 은 그림 1(a)의 멤리스터 브리지 시냅스 회로의 차동 출력신호를 나타낸 것으로 그림1(b)의 회로에 전압신호만이 전달된다. 그림 1과 같이 회로를 구성하게 되면 시냅스의 차동 출력신호 전달 시, 단지 전압신호만 FET의 게이트 단자에 인가되므로 부하효과에 의한 신호의 왜곡없이 필요한 뉴런 수만큼 연결할 수 있다는 장점이 있다.
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