[논문]실제적 구조를 가진 벌크 및 SOI FinFET에서 발생하는 동적 self-heating 효과

유희상; 정하연; 양지운

doi:10.5573/ieie.2015.52.10.064

실제적 구조를 가진 벌크 및 SOI FinFET에서 발생하는 동적 self-heating 효과
Dynamic Self-Heating Effects of Bulk and SOI FinFET with Realistic Device Structure 원문보기

Journal of the Institute of Electronics and Information Engineers = 전자공학회논문지, v.52 no.10, 2015년, pp.64 - 69

유희상 (고려대학교 과학기술대학 전자 및 정보공학과) , 정하연 (고려대학교 과학기술대학 전자 및 정보공학과) , 양지운 (고려대학교 과학기술대학 전자 및 정보공학과)

초록
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본 연구에서는 실제적 구조를 가지는 bulk와 SOI FinFET에서의 self-heating 효과를 3차원 TCAD 전산모사를 통하여 분석하였다. 기존 연구들에서와 마찬가지로 self-heating 효과에 의해 나타나는 정적인 구동전류의 감소는 SOI FinFET에서 bulk FinFET보다 더 심각함을 보여주고 있다.. 그러나 고속의 logic 동작 및 실제적 구조를 감안하면 SOI FinFET에서의 동적 self-heating 효과는 bulk FinFET과 큰 차이가 없음을 강조한다.

Abstract ▼ AI-Helper

Self-heating effects of bulk and SOI FinFETs on device structure are examined with TCAD simulation. The degradation of drive current in SOI FinFET is severer than that of bulk one in steady-state condition as expected. However, it is shown that the dynamic self-heating effects of SOI FinFETs are com...

주제어

AI 본문요약
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문제 정의

그러나 TCAD simulation을 이용한 연구 중 많은 경우, 최근 제작되는 FinFET 구조가 아닌 단순화된 구조를 사용하고 있고^[2∼4] 또한 DC특성을 위주로 SHEs를 예측하고 있어^[4∼7] 실제 logic동작에서 SHEs에 의한 동작 전류 감소를 정확히 예측하지 못하고 있는 실정이다. 본 연구에서는 TCAD simulation^[8]을 이용하여 bulk와 SOI 기판을 사용한 FinFET의 DC특성 뿐만 아니라 Dynamic 동작 하에서의 SHEs를 고찰하였다. 이때 simulation을 위한 소자의 구조는 그림 1(a)에서와 같이 단순화된 구조 (simplified structure)와 1(b)에서와 같은 실제적 구조(realistic structure)를 사용하여 그 특성을 비교하였다.

가설 설정

표 1은 본 연구에서 TCAD simulation에 사용된 bulk와 SOI FinFET의 구조적 변수이다. 각 FinFET의 Pre Metal Dielectric (PMD)의 두께는 200nm로 가정되었고 그 위로 Isothermal 300K의 heat sink가 주어졌다. 또한 FinFET 소자 아래로는 1.
그림 1(b)에서 SHEs 예측을 위한 실제적 소자 구조는 보다 정확한 예측을 위하여 source/drain (S/D) 영역의 selective epitaxy 공정에 의한 raised source/drain (RS/D) 구조를 가정하였다. 이때 RS/D 영역의 가로와 세로는 각각 45nm, 높이로는 40nm의 부피를 설정하였다.
각 FinFET의 Pre Metal Dielectric (PMD)의 두께는 200nm로 가정되었고 그 위로 Isothermal 300K의 heat sink가 주어졌다. 또한 FinFET 소자 아래로는 1.8μm의 Si 기판층을 두고 그 아래에 Isothermal 300K의 heat sink를 가정하였다^[6].

제안 방법

그림 3은 실제적 구조의 SOI FinFET (a) 과 bulk FinFET (b)에서 Vd에 따른 드레인 전류 (Id) 특성을 보여준다. 두 소자에서 나타나는 SHEs를 공정하게 비교하기 위하여 게이트 일함수 (gate workfunction)와 채널 불순물 농도 (channel doping)를 조절하여 DIBL, Vt, off current를 두 구조에 있어 동일하게 맞추었다. 이때 Vg는 1V로 인가하고 Id는 Hfin+Wfin으로 normalize하였다.
본 연구에서는 TCAD simulation^[8]을 이용하여 bulk와 SOI 기판을 사용한 FinFET의 DC특성 뿐만 아니라 Dynamic 동작 하에서의 SHEs를 고찰하였다. 이때 simulation을 위한 소자의 구조는 그림 1(a)에서와 같이 단순화된 구조 (simplified structure)와 1(b)에서와 같은 실제적 구조(realistic structure)를 사용하여 그 특성을 비교하였다.

성능/효과

3D TCAD simulation을 이용하여 Bulk와 SOI 기판을 사용한 FinFET의 Dynamic 동작 하에서의 SHEs를 고찰한 결과 실제 제작되는 FinFET의 구조와 고속의 로직 동작을 감안하면 SOI FinFET의 SHEs가 bulk FinFET에 비해 기존 예측만큼 심각하지 않음을 알 수있다.

질의응답

핵심어	질문	논문에서 추출한 답변
	SOI 기판을 사용하여 제작된 FinFET의 단점은?	SOI 기판을 사용하여 제작된 FinFET은 bulk 기판을 사용한 경우에 비해 buried-oxide (BOX) layer의 낮은 열전도율 때문에 self-heating effects (SHEs)에 취약한 것으로 알려지고 있다[1]. 그러나 TCAD simulation을 이용한 연구 중 많은 경우, 최근 제작되는 FinFET 구조가 아닌 단순화된 구조를 사용하고 있고[2∼4] 또한 DC특성을 위주로 SHEs를 예측하고 있어[4∼7] 실제 logic동작에서 SHEs에 의한 동작 전류 감소를 정확히 예측하지 못하고 있는 실정이다.
	본 실험에서 SOI와 bulk FinFET 모두 Id degradation이 단순화된 구조보다 실제적 구조에서 줄어든 이유는?	SOI와 bulk FinFET 모두 Id degradation이 단순화된 구조보다 실제적 구조에서 줄어든 것을 알 수 있다. 이는 실제적 구조의 source/drain이 에피 성장을 통해 그 부피가 커지고 thermal resistance (RTH)가 줄기 때문이다. 또한 그래프에 보이는 것처럼 Wfin의 증가에 따라 Iddegradation이 증가하고 있다.
	본 실험에서 SOI 구조에서 격자온도가 상승하는 경향이 상대적으로 크게 나타나는 이유는?	이는 Lg가 25nm로 고정되어 있는 것에 비해 Wfin이 커짐에 따라 단채널 효과가 증가하고, 이에 따른 Id 증가로 격자온도가 상승함에 기인한다. 특히 SOI 구조에서 이러한 경향이 상대적으로 크게 나타나는 것을 볼 수 있는데, 이는 저농도로 도핑된 채널을 가진 SOI FinFET이 Wfin 증가에 따른 단채널 효과 심화에 취약하기 때문이다.

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