[논문]선형 블록 오류정정코드의 구조와 원리에 대한 연구

문현찬; 갈홍주; 이원영

doi:10.13067/jkiecs.2018.13.4.721

선형 블록 오류정정코드의 구조와 원리에 대한 연구
Study on Structure and Principle of Linear Block Error Correction Code 원문보기

한국전자통신학회 논문지 = The Journal of the Korea Institute of Electronic Communication Sciences, v.13 no.4, 2018년, pp.721 - 728

문현찬 (서울과학기술대학교 전자IT미디어공학과) , 갈홍주 (서울과학기술대학교 전자IT미디어공학과) , 이원영 (서울과학기술대학교 전자IT미디어공학과)

초록
AI-Helper

본 논문은 다양한 구조의 선형 블록 오류정정코드를 소개하고, 이를 회로로 구현하여 비교 분석한 결과를 보여주고 있다. 메모리 시스템에서는 잡음 전력으로 인한 비트 오류를 방지하기 위해 ECC(: Error Correction Code)가 사용되어 왔다. ECC의 종류에는 SEC-DED(: Single Error Correction Double Error Detection)와 SEC-DED-DAEC(: Double Adjacent Error Correction)가 있다. SEC-DED인 Hsiao 코드와 SEC-DED-DAEC인 Dutta, Pedro 코드를 각각 Verilog HDL을 이용해 설계 후 $0.35{\mu}m$ CMOS 공정을 사용해 회로로 합성하였다. 시뮬레이션에 의하면 SEC-DED회로는 인접한 두 개의 비트 오류를 정정하지 못하지만 적은 회로 사용면적과 빠른 지연 시간의 장점이 있으며, SEC-DED-DAEC 회로의 경우 Pedro 코드와 Dutta 코드 간에는 면적, 지연 시간의 차이가 없으므로 오류 정정률이 개선된 Pedro 코드를 사용하는 것이 더 효율적임을 알 수 있다.

Abstract ▼ AI-Helper

This paper introduces various linear block error correction code and compares performances of the correction circuits. As the risk of errors due to power noise has increased, ECC(: Error Correction Code) has been introduced to prevent the bit error. There are two representatives of ECC structures which are SEC-DED(: Single Error Correction Double Error Detection) and SEC-DED-DAEC(: Double Adjacent Error Correction). According to simulation results, the SEC-DED circuit has advantages of small area and short delay time compared to SEC-DED-DAEC circuits. In case of SED-DED-DAEC, there is no big difference between Dutta's and Pedro's from performance point of view. Therefore, Pedro's code is more efficient than Dutta' code since the correction rate of Pedro's code is higher than that of Dutta's code.

주제어

AI 본문요약
AI-Helper

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문제 정의

본 논문에서는 메모리에서 발생하는 오류를 정정하고 탐지하는 선형 블록 오류정정코드 중 하나인 1 비트 오류 정정과 2 비트 오류 탐지가 가능한SEC-DED, 그리고 2 비트 오류 정정까지 가능한 SEC-DED-DAEC ECC의 구조와 원리를 설명한다. 전체적으로 살펴 볼 때 Hamming 코드의 최적화라고 할 수 있는 Hsiao SEC-DED는 이 구조를 이용한 Dutta SEC-DED-DAEC와 비교할 때 DAEC는 불가능 하지만 집적도와 지연 시간 측면에서 크게 앞서므로 다중 오류가 없으며 빠른 데이터 처리가 요구되는 메모리에서 필요할 것이다.

가설 설정

1) H-행렬의 각 열은 모두 0인 열은 없다.
2) H-행렬의 모든 열은 달라야한다.
3) 각 열은 홀수개의 1을 가진다.
4) H-행렬의 행의 1 개수는 같아야한다.
4) SEC-DED가 가능해야한다.
5) 각각의 인접한 열 XOR연산 값은 모두 다르고 0 이 아니다.

제안 방법

다만, 그림 5에서 확인 할 수 있듯이 not DED라는 신호가 필요한데 이는 Double Error Detect 신호에 NOT을 취한 것 이다. 2비트 오류가 발생하면 not DED는 항상 0의 값을 가지게 되므로 한 개의 오류를 정정하는 복호화를 하지 않고 인접한 열의 신드롬을 확인하여 인접 비트 오류를 정정한다. 반대로 1비트 오류의 경우에는 신드롬과 H-행렬에 해당하는 홀수개의 1을 맞춰 주는 역할을 한다.
실제로 ECC에는 한정된 H-행렬가 아닌 다양한 H-행렬이 사용된다. H-행렬의 구조를 변화시키며 ECC 구조의 최적화와 오류 정정률을 개선시켰다. 이중 대표적인 코드 중 하나가 Hsiao 코드이다[8].
본 논문에서는 대표적 선형 블록 코드인 Hamming 코드와 Hsiao SEC-DED 코드를 2.1장에서 설명하고 2.2장에서 기존 SEC-DED-DAEC 회로의 구조와 최적화 코드인 Pedro 코드를 소개한다. 3장에서는 앞에서 확인해본 코드들을 Verilog HDL을 이용해 직접 구현하고 회로를 synthesis tool을 통해 합성한 후, 면적과 지연 시간을 비교한다.
앞에서 살펴본 Hsiao 코드와 Dutta와 Pedro의 SEC-DED-DAEC 코드를 Verilog HDL을 이용해 설계 하고, 이를 Synopsys design tool과 CMOS 350nm 공정을 사용하여 회로 합성하였다. 합성 결과를 토대로 각 코드 별 면적과 신호 지연 시간을 시뮬레이션함으로써 최적화 된 코드를 비교 분석 하였다.
여기까지 SEC-DED의 원리와 부호기와 복호기의 구조를 확인하였다. SEC-DED이후 다수의 비트 오류를 해결하는 방법에 대한 필요성이 대두되었다.
이러한 단점을 보완하기 위해서 DAEC 코드의 최적화 연구가 진행되었다. 이 중 대표적인 Pedro SEC-DED-DAEC 코드에 대해 확인하고 직접 설계 후 Dutta 코드와 비교했다.
식 (4)의 H-행렬의 XOR연산을 통한 식 (7)의 인접 신드롬 검사 행렬이 생성 될 때 열의 1의 개수가 일정하지 않기 때문에 복호기 구현 시 부가적인 소자가 필요하다는 문제가 있다. 이를 해결하기 위해서 H행렬과 동일하게 식 (7) 행렬의 1의 수 또한 일정하게 맞춤으로써 추가 논리 게이트 수를 줄이는 방법을 고안하였다. H-행렬의 경우는 1열당 1의 개수가 최소 3개, 인접 신드롬 검사 행렬의 경우는 1열당 1의 개수가 최소 4개를 만족하도록 열을 배치하면 논리 게이트 수를 줄일 수 있다.
앞에서 살펴본 Hsiao 코드와 Dutta와 Pedro의 SEC-DED-DAEC 코드를 Verilog HDL을 이용해 설계 하고, 이를 Synopsys design tool과 CMOS 350nm 공정을 사용하여 회로 합성하였다. 합성 결과를 토대로 각 코드 별 면적과 신호 지연 시간을 시뮬레이션함으로써 최적화 된 코드를 비교 분석 하였다.

성능/효과

6) XOR 연산을 통한 인접 신드롬 행렬은 짝수가중치를 갖는다.
성능을 증가시키기 위해 DRAM의 구조가 점점 축소되었고 각각의 칩마다 많은 메모리셀이 집적되면서 용량이 처음 대비 수배로 늘어났다. 결과적으로 메모리의 용량은 늘어났지만 전력소모의 문제에 부딪혀 저전력 IC소자가 필수적으로 사용되었다. 최근 DRAM의 전압은 2.
복호 과정을 3-input AND 게이트만 사용하여 구현한 것을 알 수 있는데 이는 H행렬 열의 1의 개수가 3개로 모두 같기 때문이다. 따라서, 열에서 0의 값을 갖는 부분에 대해 NOT게이트 연산이 필요하지 않고 3-input AND게이트만을 이용해 복호화가 가능함을 알 수 있다. Hsiao(39, 32) 코드 또한 3개의 가중치를 가지므로 3-input AND게이트만으로 복호기의 구현이 가능하다.
DRAM(: Dynamic Random Access Memory)은 트랜지스터와 커패시터를 이용한 구조로 이뤄져 있으며 커패시터에 전하를 채워 비트 0과 1을 저장하는 메모리이다. 성능을 증가시키기 위해 DRAM의 구조가 점점 축소되었고 각각의 칩마다 많은 메모리셀이 집적되면서 용량이 처음 대비 수배로 늘어났다. 결과적으로 메모리의 용량은 늘어났지만 전력소모의 문제에 부딪혀 저전력 IC소자가 필수적으로 사용되었다.

후속연구

본 논문에서는 메모리에서 발생하는 오류를 정정하고 탐지하는 선형 블록 오류정정코드 중 하나인 1 비트 오류 정정과 2 비트 오류 탐지가 가능한SEC-DED, 그리고 2 비트 오류 정정까지 가능한 SEC-DED-DAEC ECC의 구조와 원리를 설명한다. 전체적으로 살펴 볼 때 Hamming 코드의 최적화라고 할 수 있는 Hsiao SEC-DED는 이 구조를 이용한 Dutta SEC-DED-DAEC와 비교할 때 DAEC는 불가능 하지만 집적도와 지연 시간 측면에서 크게 앞서므로 다중 오류가 없으며 빠른 데이터 처리가 요구되는 메모리에서 필요할 것이다. SEC-DED-DAEC 회로의 경우, Dutta 코드와 Pedro 코드를 비교했을 때 면적과 지연시간이 비등했다.

질의응답

핵심어	질문	논문에서 추출한 답변
	소프트 오류란 무엇인가?	반면 소프트 오류는 메모리 내부 전기적 신호의 간섭 혹은 비트 셀이 작아짐으로써 커진 알파입자 혹은 우주선(ray)등의 외부적 요인으로 그림 1과 같이 비트 셀의 데이터가 일시적으로 뒤집어 질 때 발생하는 오류이다. 소프트 오류는 일시적이므로 데이터를 다시 쓰고 읽는 과정 등으로 정정이 가능하지만 개인이 사용하는 용도와 달리 대용량 서버와 같이 수많은 데이터가 처리되는 시스템에서 오류가 발생하면 일시적 오류일지라도 시스템에서 충돌이 발생하거나 프로그램이 예상과 다른 값을 내보내 치명적인 피해와 손실을 야기 할 수 있다.
	메모리에서 발생하는 오류는 어떻게 분류되는가?	메모리에서 발생하는 오류는 크게 하드 오류(hard error)와 소프트 오류(soft error)로 분류 할 수 있다. 메모리 공정과정에서 물리적 결함이 발생하거나 메모리 내부에 직접적인 이상이 생긴 경우 즉, 메모리 셀이 영구적으로 손상되는 상황을 하드 오류라고 하며 이 경우에는 데이터 값이 0이나 1로 고정되기도 한다.
	Hsiao의 규칙은 무엇인가?	1) H-행렬의 각 열은 모두 0인 열은 없다. 2) H-행렬의 모든 열은 달라야한다. 3) 각 열은 홀수개의 1을 가진다. 4) H-행렬의 행의 1 개수는 같아야한다.

참고문헌 (10)

E. Jang, "LDPC Coding for image data and FPGA Implementation of LDPC Decoder," J. of the Korea institute of Electronic Communication Science, vol. 12, no. 4, 2017, pp. 569-574.
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H. Kal, H. Moon, and W. Lee, "Design of BCH Code Decoder using Parallel CRC Generation," J. of the Korea institute of Electronic Communication Science, vol. 13, no. 2, 2018, pp. 333-340.
W. Zhang and H. Suh, "Analysis of Coarse Acquisition Code Generation Algorithm in GPS System," J. of the Korea institute of Electronic Communication Science, vol. 12, no. 1, 2017, pp. 61-68.
S. Chen and H. Suh, "An Effective Decoding Algorithm of LDPC Codes with Lowering Error Floors," J. of the Korea institute of Electronic Communication Science, vol. 9, no. 10, 2014, pp. 1111-1116.

원문보기 상세보기
R. Hamming, "Error Correcting and Error Detecting Codes", The Bell Sys. Tech. Journal, vol. 29, no. 2, Apr. 1950, pp. 147-160.

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M. Hsiao, "A Class of Optimal Minimum Odd-weightcolumn SEC-DED codes", IBM Journal of Research and Development, vol. 14, no. 4, July 1970, pp. 395-401.

상세보기
A. Dutta and N. Touba, "Multiple bit upset tolerant memory using a selective cycle avoidance based SEC-DED-DAEC code," In Proc. 25th IEEE VLSI Test Symp., Berkeley, USA, 2007.
P. Reviriego, J. Martinez, and J. Maestro, "A method to design SEC-DED-DAEC codes with optimized decoding," IEEE Transactions on Device and Materials Reliability, vol. 14, no. 3, Sept. 2014, pp. 884-889.

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저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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