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NTIS 바로가기한국정보전자통신기술학회논문지 = Journal of Korea institute of information, electronics, and communication technology, v.11 no.5, 2018년, pp.531 - 537
최영식 (Department of Electronic Engineering, Pukyong National University) , 한근형 (Department of Electronic Engineering, Pukyong National University)
A novel PLL with a delta-sigma modulator and a spur reduction circuit is proposed. delta-sigma modulator makes the LF remove noise easily by moving the spur noise to a higher frequency band. Therefore, the magnitude of spur can be reduced the reasonable bandwidth. The spur reduction circuit reduces ...
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핵심어 | 질문 | 논문에서 추출한 답변 |
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델타-시그마 변조기의 기능은? | 스퍼의 크기를 줄이기 위해 델타-시그마 변조기와 스퍼감소회로가 도입된 위상고정루프(PLL)를 제안하였다. 델타-시그마 변조기는 스퍼 잡음을 높은 주파수 대역으로 이동시켜 루프필터가 잡음 제거를 쉽게 할 수 있도록 해준다. 이는 위상고정루프의 대역폭을 적절히 조절하면 스퍼 크기를 크게 감소시킬 수 있다. | |
스퍼란? | 통신 시스템에서 사용되는 위상고정루프의 주요한 성능지표는 잡음, 특히 스퍼 특성이다. 스퍼는 통신 회선 내의 간섭 및 방해를 일으키므로 반드시 제거 또는 감소 시켜야만 하는 성분이다. 칩이 점차 소형화되고 고속화되어짐에 따라 스퍼가 시스템에 미치는 영향이 점차 증가하고 있기에 스퍼를 제거할 수 있는 위상고정루프가 요구되고 있다. | |
델타-시그마 변조기와 스퍼감소회로가 도입된 위상고정루프는 어떻게 스퍼를 감소시키는가? | 스퍼의 크기를 줄이기 위해 델타-시그마 변조기와 스퍼감소회로가 도입된 위상고정루프(PLL)를 제안하였다. 델타-시그마 변조기는 스퍼 잡음을 높은 주파수 대역으로 이동시켜 루프필터가 잡음 제거를 쉽게 할 수 있도록 해준다. 이는 위상고정루프의 대역폭을 적절히 조절하면 스퍼 크기를 크게 감소시킬 수 있다. 스퍼감소회로는 한주기당 발생하는 루프필터 전압변화를 작게 하여 스퍼 크기가 감소되도록 한다. 제안한 스퍼감소회로는 위상고정루프의 크기에 거의 영향이 없을 정도로 간단하게 설계하였다. |
Y. Lee, T. Seong, S. Yoo, and J. Choi, "A -242-dB FOM and -71-dBc reference spur ring VCO based ultra low jitter switched loop filter PLL using a fast phase-error correction technique", VLSI Circuits Symposium on, pp. 186 - 187, 2017.
A. Rao, M. Mansour, G. Singh, C. Lim, R. Ahmed, and D. R. Johnson, "A 4-6.4 GHz LC PLL with adaptive bandwidth control for a forward clock link", IEEE Journal of Solid-State Circuits, vol. 43, no. 9, pp. 2099-2108, Sept. 2008.
W. B. Wilson, U. Moon, K. R. Lakshmikumar, and L. Dai, "A CMOS self-calibrating frequency synthesizer", IEEE Journal of Solid-State Circuits, vol. 35, pp. 1437-1444, Oct. 2000.
Wu-Hsin Chen, Wing-Fai Loke, and Byunghoo Jung, "A 0.5-V, 440- ${\mu}$ W Frequency Synthesizer for Implantable Medical Devices", IEEE Journal of Solid-State Circuits, vol. 47, no. 8, pp. 1896 - 1907, Aug. 2012.
M. M. Elsayed, M. Abdul-Latif, E. Sanchez-Sinecio," A spur - frequency - boosting PLL with a -74 dBc reference-spur suppression in 90 nm digital CMOS", IEEE Journal of Solid-State Circuits, vol. 48, no. 9, pp. 2104-2117, Sept. 2013.
M. Kobayashi, Y. Masui, T. Kihara and T. Yoshimura, "Spur Reduction by Self-Injection Loop in a Fractional-N PLL", 2017 24th IEEE International Conference on Electronics, Circuits and Systems (ICECS), 2017.
C.-R Ho and , M.S.W. Chen, "A Digital PLL with Feedforward Multi-Tone Spur Cancelation Loop Achieving <-73dBc Fractional Spur and <-110dBc Reference Spur in 65nm CMOS", IEEE Journal of Solid-State Circuits, vol. 51, no. 12, pp. 3216-3230, Feb. 2016.
M. Zackriya V, J. Reuben, H. M Kittur, "A low power dual modulus prescaler for fractional-N PLL synthsizer", Electronics and Communication Systems (ICECS), pp. 1-4, Feb., 2014.
Y. Zhang, J. H. Mueller, B. Mohr, L. Liao, A. Atac, R. Wunderlich, S. Heinen, "A Multi-Frequency Multi-Standard Wideband Fractional-N PLL With Adaptive Phase-Noise Cancellation for Low-Power Short-Range Standards ", IEEE Transactions on Microwave Theory and Techniques, vol. 64, pp. 1133-1142, Apr., 2016.
E. Temporiti, G. Albasini, R. Castello, and M. Colombo, "A 700-KHz bandwidth ${\Delta}\Sigma$ fractional synthesizer with spurs compensation and linearization techniques for WCDMA applications", IEEE J, Solid-State Circuit, vol. 39, pp. 1446-1454, Sept., 2004.
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