[논문]임베디드 환경에서의 32-bit RISC-V RV32IM 파이프라인 프로세서 설계 및 구현

박수빈; 김용우

임베디드 환경에서의 32-bit RISC-V RV32IM 파이프라인 프로세서 설계 및 구현
A Design and Implementation of 32-bit RISC-V RV32IM Pipelined Processor in Embedded Systems 원문보기

반도체디스플레이기술학회지 = Journal of the semiconductor & display technology, v.22 no.4, 2023년, pp.81 - 86

박수빈 (상명대학교 시스템반도체공학과) , 김용우 (상명대학교 시스템반도체공학과)

Abstract ▼ AI-Helper

Recently, demand for embedded systems requiring low power and high specifications has been increasing, and RISC-V processors are being widely applied. RISC-V, a RISC-based open instruction set architecture (ISA), has been developed and researched by UC Berkeley and other researchers since 2010. RV32I ISA is sufficient to support integer operations such as addition and subtraction instructions, but M-extension should be defined for multiplication and division instructions. This paper proposes an RV32I, RV32IM processor, and indicates benchmark performance scores compared to an existing processor. Additionally, A non-stalling method was proposed to support a 2-stage pipelined DSP multiplier to the 5-stage pipelined RV32IM processor. Proposed RV32I and RV32IM processors satisfied a maximum operating frequency of 50 MHz on Artix-7 FPGA. The performance of the proposed processors was verified using benchmark programs from Dhrystone and Coremark. As a result, the Coremark benchmark results of the proposed processor showed that it outperformed the existing RV32IM processor by 23.91%.

주제어

참고문헌 (11)

A. Waterman, K. Asanovi, and RISC-V International,？"The RISC-V instruction set manual, Volume I: User-Level ISA, document version 20191213", 2019.
Vivado Design Suite, "Multiplier v12.0 LogiCORE IP？Product Guide", 2015.
SpainHDL, VexRiscv. Retrieved November, 17, 2023,？from https://github.com/SpinalHDL/VexRiscv.
H. Miyazaki, T. Kanamori, M. Ashraful, K. KISE,？"RVCoreP: An Optimized RISC-V Soft Processor of？Five-Stage Pipelining", Retrieved November, 17, 2023,？from https://arxiv.org/abs/2002.03568.
M. Ashraful, H. Miyazaki, K. KISE, "RVCoreP-32IM:？An effective architecture to implement mul/div？instructions for five stage RISC-V soft processors",？Retrieved November, 17, 2023, from？https://arxiv.org/abs/2010.16171.
F. Farshchi, Q. Huang and H. Yun, "Integrating NVIDIA？Deep Learning Accelerator (NVDLA) with RISC-V？SoC on FireSim," 2019 2nd Workshop on Energy？Efficient Machine Learning and Cognitive Computing？for Embedded Applications (EMC2), Washington, DC,？USA, pp. 21-25, 2019.
ARM DDI 0439B, "Cortex-M4 Revision r0p0？Technical Reference Manual", 2010.
K. Asanovic, et al., "The rocket chip generator," EECS？Department, University of California, Berkeley, Tech.？Rep. UCB/EECS-2016-17, 2016.
S. Jo, J. Lee, Y. Kim, "A Design and Implementation of？32-bit Five-Stage RISC-V Processor Using FPGA",？Journal of the Semiconductor & Display Technology,？vol. 21, no. 4, pp. 27-32, 2022.
A. Menon, S. Kim, Y. Chen, "EECS151/251A Spring？2022 Final Project Specification RISCV151, document？version 1.0", 2022.
U. S. Patankar, A. Koel, "Review of basic classes of？dividers based on division algorithm", IEEE Access, vol.？9, pp. 23035 - 23069, 2021.

상세보기

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
저장형식	Text(ASCII format) Excel format RefWorks Direct Export RIS format (for Reference Manager, ProCite, EndNote), Scholar's Aids, Mendeley
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증

임베디드 환경에서의 32-bit RISC-V RV32IM 파이프라인 프로세서 설계 및 구현
A Design and Implementation of 32-bit RISC-V RV32IM Pipelined Processor in Embedded Systems 원문보기

Abstract ▼ AI-Helper

주제어

참고문헌 (11)

이 논문을 인용한 문헌

관련 콘텐츠

원문 보기

이 논문과 함께 이용한 콘텐츠

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트

연합인증

임베디드 환경에서의 32-bit RISC-V RV32IM 파이프라인 프로세서 설계 및 구현 A Design and Implementation of 32-bit RISC-V RV32IM Pipelined Processor in Embedded Systems 원문보기

Abstract ▼ AI-Helper

주제어

참고문헌 (11)

이 논문을 인용한 문헌

관련 콘텐츠

원문 보기

이 논문과 함께 이용한 콘텐츠

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

선택된 텍스트

임베디드 환경에서의 32-bit RISC-V RV32IM 파이프라인 프로세서 설계 및 구현
A Design and Implementation of 32-bit RISC-V RV32IM Pipelined Processor in Embedded Systems 원문보기