[논문]사물인터넷 응용을 위한 암호화 프로세서의 설계

안재욱; 최재혁; 하지웅; 정용철; 정윤호

doi:10.12673/jant.2019.23.2.207

초록
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최근 IoT 산업에서 보안의 중요성이 증가하고 있으며, IoT (internet of things) 통신 산업에서는 소형의 하드웨어 칩이 필요하다. 이를 위해 본 논문에서는 대표적인 블록 암호 알고리즘인 AES (advanced encryption standard), ARIA (academy, research, institute, agency)와 CLEFIA를 통합한 저면적 암호화 프로세서를 제안한다. 제안하는 암호화 프로세서는 128 비트 기반으로 라운드 키 생성 과정과 암호화 및 복호화 과정을 하나로 공유하였으며, 각각 알고리즘의 구조를 공유 시켜 면적을 축소하였다. 더불어, 경량 IoT 기기를 포함한 대부분의 IoT 기기나 시스템에 적용이 가능하도록 구현하였다. 본 프로세서는 Verilog HDL (hardware description language)로 기술되었고65nm CMOS 공정을 통해 논리 합성하여 11,080개의 논리 게이트로 구현 가능함을 확인하였다. 결과적으로 각 알고리즘 개별 구현 대비 gate 수 총계에서 약42%의 이점을 보인다.

Abstract ▼ AI-Helper

Recently, the importance for internet of things (IoT) security has increased enormously and hardware-based compact chips are needed in IoT communication industries. In this paper, we propose low-complexity crypto-processor that unifies advanced encryption standard (AES), academy, research, institute...

Recently, the importance for internet of things (IoT) security has increased enormously and hardware-based compact chips are needed in IoT communication industries. In this paper, we propose low-complexity crypto-processor that unifies advanced encryption standard (AES), academy, research, institute, agency (ARIA), and CLEFIA protocols into one combined design. In the proposed crypto-processor, encryption and decryption processes are shared, and 128-bit round key generation process is combined. Moreover, the shared design has been minimized to be adapted in generic IoT devices and systems including lightweight IoT devices. The proposed crypto-processor was implemented in Verilog hardware description language (HDL) and synthesized to gate level circuit in 65nm CMOS process, which results in 11,080 gate counts. This demonstrates roughly 42% better than the aggregates of three algorithm implementations in the aspect of gate counts.

주제어

표/그림 (12)

그림 그림 1. AES 알고리즘의 흐름도 Fig. 1. Flow of AES algorithm.
그림 그림 2. ARIA 알고리즘의 흐름도 Fig. 2. Flow of ARIA algorithm.
그림 그림 3. CLEFIA 알고리즘의 흐름도 Fig. 3. Flow of CLEFIA algorithm.
그림 그림 4. CLEFIA의 F0의 블록도 Fig. 4. Block diagram of F0 of CLEFIA.
그림 그림 5. CLEFIA의 F1의 블록도 Fig. 5. Block diagram of F1 of CLEFIA.
그림 그림 6. 제안된 암호화 프로세서의 하드웨어 구조도 Fig. 6. Hardware architecture of the proposed crypto-processor.
그림 그림 7. SU의 구조도 Fig. 7. Block diagram of the SU.
그림 그림 8. DU의 구조도 Fig. 8. Block diagram of the DU.
그림 그림 9. 로직 시뮬레이션 결과 Fig. 9. Logic simulation results.
그림 그림 10. FPGA 플랫폼 기반 구현 암호화 결과 (입력 : 00112233 445566778899AABBCCDDEEFF) Fig. 10. Results of encryption based on FPGA platform (Input : 00112233445566778899AABBCCDDEEFF).
그림 그림 11. FPGA 플랫폼 기반 구현 복호화 결과 (입력 : 69C4E0D 86A7B0430D8CDB78070B4C55A) Fig. 11. Results of encryption based on FPGA platform (Input : 69C4E0D86A7B0430D8CDB78070B4C55A)
표 표 1. 제안된 암호화 프로세서의 논리 합성 결과 Table 1. Logic synthesis results of the proposed crypto processor.

AI 본문요약
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문제 정의

본 논문에서는 IoT 응용을 위하여 AES, ARIA와 CLEFIA 암호화 알고리즘을 이용한 통합형 병렬 암호화 프로세서를 설계 및 구현하였다. 제안된 암호화 프로세서는 기본적인 알고리즘의 구조를 분석 및 응용하여 라운드 키 확장부와 데이터 암호화 및 복호화를 하는 전반적인 구조를 공유해, 모듈의 재사용성을 높이며 logic element 사용을 최소화하였다.
이에 따라, 위의 세 알고리즘이 모두 S-box라는 표를 이용한다는 공통점을 이용해 이를 공통된 연산 모듈로 구현해 각 알고리즘 별로 다른 암호화 처리기를 구현하는 경우보다 더 소형으로 구현이 가능하다. 즉, 본 논문에서는 소프트웨어 암호화 구현 방식과 달리 보완 및 수정에 있어서 상대적으로 유연성이 부족한 하드웨어 구현 방식에서의 유연성을 강화하기 위해 암호화 알고리즘인 AES, ARIA와 CLEFIA를 모두 지원해 선택적으로 동작 시킬 수 있는 저복잡도 암호화 프로세서를 제안하고 설계 및 검증 결과를 제시한다. 본 논문의 구성은 다음과 같다.

제안 방법

그림 9는 제안하는 암호화 프로세서의 로직 시뮬레이션 결과를 보여주며, 그림 10과 11은 FPGA 플랫폼 기반 암호화와 복호화의 검증 결과를 제시한다.각 알고리즘 별로 NIST, KISA와 SONY에서 제공하는 test-vector를 메모리에 초기화한 뒤, push-button을 통하여 start 신호를 입력받아 해당 test-vector에 대한 암호화 및 복호화가 진행되며, 그 결과를 text-LCD를 통하여 출력되도록 하였다. 그 결과 정상적으로 암호화 및 복호화가 수행되는 것을 확인하였다.
그림에서 나타내듯이 첫 번째 라운드가 이루어지기 전 AddRoundKey 연산을 한 번 수행하고,SubstLayer, DiffLayer와 AddRoundKey 세 가지 변환으로 이루어진 하나의 round를 반복한다. 또한 마지막 라운드에서는 DiffLayer를 생략하고, SubstLayer와 AddRoundKey만을 수행한다.
1 round 이후 결과는 데이터 레지스터에 입력되어 다음 round가 진행될 때 이용된다. 또한, 암호화와 복호화에서 사용되는 구조를 구분하지 않고 하나의 구조로 통합하여 두 연산을 모두 처리하도록 하였다. AES 모드 암호화의 경우, substitution, shift, diffusion와 add roundkey의 순서로 진행되며, 복호화의 경우 inversion shift, inversion substitution, add roundkey와 inversion diffusion 순서로 연산이 진행되며, 암호화의 경우 21클록이 소요되며 복호화의 경우 22 클록이 소요된다.
AES, ARIA와 CLEFIA의 3가지 블록암호를 지원하도록 설계된 제안하는 다중 암호 프로세서의 내부 구조는 그림 6에 나타내었으며, 3가지 운영모드와 128 비트의 1가지 마스터키 길이를 지원한다.본 논문에서 제안하는 프로세서는 치환연산을 하는 SU (substitution unit), 확산연산을 하는 DU (diffusion unit) 을 포함한 세부적인 연산들과 데이터 레지스터로 구성된다. 전반적으로 암호화 및 복호화 시키는 data processing 모듈과 key 를 확장시키는 key processing 모듈을 공유시키는 구조로 구현하였다.
본 장에선 제안하는 암호화 프로세서의 설계 및 구현 결과를 제시한다. 본 암호화 프로세서는 Verilog HDL (hardware description language)을 이용하여 RTL 설계 후, Altera Cyclone-Ⅳ FPGA 디바이스를 이용하여 구현 및 검증되었다. 그림 9는 제안하는 암호화 프로세서의 로직 시뮬레이션 결과를 보여주며, 그림 10과 11은 FPGA 플랫폼 기반 암호화와 복호화의 검증 결과를 제시한다.
본 논문에서 제안하는 프로세서는 치환연산을 하는 SU (substitution unit), 확산연산을 하는 DU (diffusion unit) 을 포함한 세부적인 연산들과 데이터 레지스터로 구성된다. 전반적으로 암호화 및 복호화 시키는 data processing 모듈과 key 를 확장시키는 key processing 모듈을 공유시키는 구조로 구현하였다. 또한, AES 모드에서는 key scheduling과 data processing에서 공통적으로 사용되는 s-box를 포함한 substitution 연산,ARIA와 CLEFIA 모드에서는 key scheduling과 data processing에서 사용되는 모든 path와 module을 공유하였다.

성능/효과

각 알고리즘 별로 NIST, KISA와 SONY에서 제공하는 test-vector를 메모리에 초기화한 뒤, push-button을 통하여 start 신호를 입력받아 해당 test-vector에 대한 암호화 및 복호화가 진행되며, 그 결과를 text-LCD를 통하여 출력되도록 하였다. 그 결과 정상적으로 암호화 및 복호화가 수행되는 것을 확인하였다. 또한, 표 1은 제안된 암호화 프로세서의 65nm CMOS 공정 기반 논리 합성 결과를 보여준다.
또한, 표 1은 제안된 암호화 프로세서의 65nm CMOS 공정 기반 논리 합성 결과를 보여준다. 논리 합성결과 총 게이트 수는 약 11K개이며, 기존에 존재하는 IoT 타겟의 암호화 프로세서들과 비교했을 때 제안하는 암호화 프로세서가 면적 측면에서 최대 42.3% 효율적인 것을 확인하였다 [10-12].
제안된 암호화 프로세서는 기본적인 알고리즘의 구조를 분석 및 응용하여 라운드 키 확장부와 데이터 암호화 및 복호화를 하는 전반적인 구조를 공유해, 모듈의 재사용성을 높이며 logic element 사용을 최소화하였다. 이를 통해 제안된 프로세서는 기존의 각 알고리즘의 개별 암호화 프로세서들을 통합한 결과 대비 약 40% 이상의 면적 측면에서의 이점을 가지게 되었다. 이러한 점에서 소형화가 필수적인 IoT 시장에서 제안된 프로세서는 전반적인 IoT 기기에 통용 가능하며, 이를 통하여 다양한 분야에 이용되는 IoT 기기 및 시스템에 응용 가능할 것으로 기대된다.
본 논문에서는 IoT 응용을 위하여 AES, ARIA와 CLEFIA 암호화 알고리즘을 이용한 통합형 병렬 암호화 프로세서를 설계 및 구현하였다. 제안된 암호화 프로세서는 기본적인 알고리즘의 구조를 분석 및 응용하여 라운드 키 확장부와 데이터 암호화 및 복호화를 하는 전반적인 구조를 공유해, 모듈의 재사용성을 높이며 logic element 사용을 최소화하였다. 이를 통해 제안된 프로세서는 기존의 각 알고리즘의 개별 암호화 프로세서들을 통합한 결과 대비 약 40% 이상의 면적 측면에서의 이점을 가지게 되었다.

후속연구

또한, 국내에서는 정부 차원에서 장려 하고 있는 ARIA (academy, research, institute, agency)가 가장 보편적으로 사용되고 있으며, ISO (international organization for standardization)에서 경량 암호화 표준으로 등록된 알고리즘인 CLEFIA는 다양한 분야의 IoT 기기에 적용할 수 있을 것으로 판단된다 [4], [5]. 위 세 알고리즘을 모두 이용한다면 전반적으로 AES 알고리즘을 통해 많은 IoT 기기에서 사용 가능하며, ARIA 알고리즘을 통해 국내 기관과 이와 관련된 부처에서 사용되는 기기에 대한 보호를 할 수 있다. 또한, 나머지 기기에 대한 보호는 국제 표준기구에 등록된 CLEFIA 알고리즘을 통해 가능하므로 위 3개의 알고리즘을 모두 구현한다면, 대부분의 기기에 대해 보안 시스템을 적용할 수 있다.
이를 통해 제안된 프로세서는 기존의 각 알고리즘의 개별 암호화 프로세서들을 통합한 결과 대비 약 40% 이상의 면적 측면에서의 이점을 가지게 되었다. 이러한 점에서 소형화가 필수적인 IoT 시장에서 제안된 프로세서는 전반적인 IoT 기기에 통용 가능하며, 이를 통하여 다양한 분야에 이용되는 IoT 기기 및 시스템에 응용 가능할 것으로 기대된다.

질의응답

핵심어	질문	논문에서 추출한 답변
	암호화 프로세서는 128 비트 기반으로 무엇을 공유하나?	이를 위해 본 논문에서는 대표적인 블록 암호 알고리즘인 AES (advanced encryption standard), ARIA (academy, research, institute, agency)와 CLEFIA를 통합한 저면적 암호화 프로세서를 제안한다. 제안하는 암호화 프로세서는 128 비트 기반으로 라운드 키 생성 과정과 암호화 및 복호화 과정을 하나로 공유하였으며, 각각 알고리즘의 구조를 공유 시켜 면적을 축소하였다. 더불어, 경량 IoT 기기를 포함한 대부분의 IoT 기기나 시스템에 적용이 가능하도록 구현하였다.
	대표적인 블록 암호 알고리즘의 종류는?	최근 IoT 산업에서 보안의 중요성이 증가하고 있으며, IoT (internet of things) 통신 산업에서는 소형의 하드웨어 칩이 필요하다. 이를 위해 본 논문에서는 대표적인 블록 암호 알고리즘인 AES (advanced encryption standard), ARIA (academy, research, institute, agency)와 CLEFIA를 통합한 저면적 암호화 프로세서를 제안한다. 제안하는 암호화 프로세서는 128 비트 기반으로 라운드 키 생성 과정과 암호화 및 복호화 과정을 하나로 공유하였으며, 각각 알고리즘의 구조를 공유 시켜 면적을 축소하였다.
	SPN (substitution -permutation network) 구조를 사용시 필요로 하는 것은?	위의 세 가지 알고리즘은 각각의 연산에서 SPN (substitution -permutation network) 구조를 사용하고 있다 [6]. 이때, SPN 구조는 암호화 및 복호화 과정에 있어 원함수와 이에 대응하는 역함수 모듈이 필요하다. 즉, 기존의 단일 암호화 프로세서의 경우 하나의 알고리즘을 위해 암호화 모듈과 복호화 모듈이 동시에 필요하다.

참고문헌 (12)

L. Columbus. A roundup of 2018 enterprise internet of things forecasts and market estimates [Internet]. Available: https://www.enterprise-cio.com/news/2018/jan/04/roundup-of-internet-of-things-forecasts-and-market-estimates-2018
B. Gupta. Miniaturization, composability, and the internet of things (IoT) [Internet]. Available: https://dzone.com/articles/miniaturization-composability-and-internet-of-thin
D. P. Leech, S. Ferris and J. T. Scott, The economic impacts of the advanced encryption standard 1996-2017, National Institute of Standards and Technology, Gaithersburg: MD, Technical Report NIST GCR 18-017, 2018.
D. Kwon, J. Kim, S. Park, S. Sung, Y. Sohn, J. Song, Y. Yeom, E. Yoon, S. Lee, J. Lee, S. Chee, D. Han, and J. Hong, "New block cipher: ARIA," in 6th International Conference on Information Security and Cryptology, Seoul: Korea, pp. 432-445, Nov. 2004.
P. Proenca and R. Chaves, "Compact CLEFIA implementation on FPGAs," in 21st International Conference on Field Programmable Logic and Applications, Chania: Greece, pp. 512-517, Sep. 2011.
A. Pandey, M. A. Rizvi, "Comparative survey of different cryptographic algorithm," International Journal of Scientific and Engineering Research, Vol. 8, No. 5, pp. 41-45, May. 2017.
J. Daemen and V. Rijimen. Announcing the advanced encryption standard (AES), National Institute of Standards and Technology, Gaithersburg: MD, Technical Report FIPS-197, 2011.
Korea Internet & Security Agency (KISA). ARIA-specification [Internet]. Available: https://seed.kisa.or.kr/iwt/ko/bbs/EgovReferenceDetail.do?bbsIdBBSMSTR_000000000002&nttId39&pageIndex1&searchCnd&searchWrd
SONY Corporation. The 128-bit block cipher CLEFIA specification version 1.0 [Internet]. Available:https://www.sony. net/Products/cryptography/clefia/download/index.html
A. Satoh, S. Morioka, K. Takano, and S. Munetoh, "A compact Rijndael hardware architecture with S-box optimization," in International Conference on the Theory and Application of Cryptology and Information Security, Gold Coast: Australia, pp. 239-254, Nov. 2001.
G. Ryu, B. Koo, S. Yang, and T. Chang, "Area efficient implementation of 32-bit architecture of ARIA block cipher using light weight diffusion layer," The Journal of The Korea Institute of Information Security and Cryptology, Vol. 16, No. 6, pp. 15-24, Dec. 2006.
T. Akishita and H. Hiwatari, "Very compact hardware implementations of the blockcipher CLEFIA," in International Workshop on Selected Areas in Cryptography, Toronto: Canada, pp. 278-292, Aug. 2012.

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