[논문]Dead Block-Aware Adaptive Write Scheme for MLC STT-MRAM Caches

Hong, Seokin

doi:10.9708/jksci.2020.25.03.001

Dead Block-Aware Adaptive Write Scheme for MLC STT-MRAM Caches 원문보기

韓國컴퓨터情報學會論文誌 = Journal of the Korea Society of Computer and Information, v.25 no.3, 2020년, pp.1 - 9

Hong, Seokin (School of Computer Science and Engineering, Kyungpook National University)

초록
AI-Helper

본 논문에서는 MLC STT-MRAM 캐시 메모리의 쓰기 동작 성능을 향상시킬 수 있는 효율적인 쓰기 기법을 제안한다. 제안하는 기법의 핵심 아이디어는 MLC STT-MRAM에 저장된 캐시 블록이 데드 블록 (Dead block)일 경우 쓰기 동작을 빠르게 수행하는 것이다. 이러한 빠른 쓰기 동작은 MLC STT-MRAM에 저장된 캐시 블록을 제거할 수 있지만, 제거된 블록이 앞으로 사용되지 않는 데드 블록일 경우에는 시스템 성능에 미치는 영향이 매우 작다. 메모리 시뮬레이터를 사용한 실험 평가를 통해 본 논문에서 제안하는 쓰기 기법이 MLC STT-MRAM 캐시의 성능을 평균 17% 향상시킬 수 있음을 보인다.

Abstract ▼ AI-Helper

In this paper, we propose an efficient adaptive write scheme that improves the performance of write operation in MLC STT-MRAM caches. The key idea of the proposed scheme is to perform the write operation fast if the target MLC STT-MRAM cells contain a dead block. Even if the fast write operation on the MLC STT-MRAM evicts a cache block from the MLC STT-MRAM cells, its performance impact is low if the evicted block is a dead block which is not used in the future. Through experimental evaluation with a memory simulator, we show that the proposed adaptive write scheme improves the performance of the MLC STT-MRAM caches by 17% on average.

주제어

표/그림 (14)

그림 Fig. 1. MTJ
그림 Fig. 2. Equivalent Circuit of STT-MRAM
그림 Fig. 3. MLC MTJ
그림 Fig. 4. Read and Write Operations of MLC STT-MRAM
그림 Fig. 5. Data Mapping Schemes in MLC STT-MRAM Cache
그림 Fig. 6. Performance Comparison of Data Mapping Schemes
그림 Fig. 7. Life Cycle of Cache Block
그림 Fig. 8. Dead Block Ratio
그림 Fig. 9. DBAW Overview
그림 Fig. 10. Write Operation of MLC STT-MRAM Cache with DBAW
그림 Fig. 11. Percentage of Fast Write
그림 Fig. 12. Impact of DBAW on LLC Miss Rate
표 Table 1. Simulated System Configuration
그림 Fig. 13. Performance

AI 본문요약
AI-Helper

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문제 정의

본 논문에서는 CSM 방법의 단점을 극복하는 기법을 제안한다. 제안하는 기법에 관해 설명하기에 앞서, 기존에 제안되었던 CSM 방법의 성능 오버헤드에 대해 분석한다.
MLC STT-MRAM은 SRAM 및 SLC STT-MRAM에 비해 높은 데이터 집적도를 제공하지만 쓰기 동작 지연시간이 매우 길다는 단점을 갖고 있다. 본 논문에서는 MLC STT-MRAM 기반 캐시 메모리의 쓰기 동작 성능을 향상시킬 수 있는 매우 효율적인 기법인 데드 블록 탐지 기반 적응형 쓰기 기법 (Dead Block-Aware Adaptive Write Scheme, DBAW)을 제안하였다. 시뮬레이션 기반 성능 평가를 통해 DBAW 기법을 CSM 방법과 함께 사용했을 때시스템 성능을 평균 17% 향상시킬 수 있음을 확인하였다.
CSM 방법은 이러한 잠재적 성능향상 효과가 있음에도 불구하고, 하드 도메인에 쓰기 동작을 수행할 때의 매우 높은 성능 오버헤드로 인해 실질적인 성능향상 효과는 매우 작은 것을 알 수 있다. 본 논문에서는 MLC STT-MRAM 캐시 메모리에 대한 CSM 방법의 성능을 극대화하기 위한 기법을 제안한다.
본 논문에서는 MLC STT-MRAM의 쓰기 동작 성능을 향상시킬 수 있는 데드 블록 탐지 기반의 적응형 쓰기 기법 (Dead Block-Aware Adaptive Write Scheme, DBAW) 을 제안한다. DBAW는 앞으로 사용되지 않으리라고 예상하는 캐시 블록 (Cache block)인 데드 블록 (Dead block) [11, 12, 13, 14, 15, 16]을 탐지하여, 만약 MLC STT-MRAM에 데드 블록이 저장되어 있으면, 쓰기 동작을 SLC STT-MRAM 수준으로 빠르게 수행한다.

제안 방법

CSM 방법을 사용한 MLC STT-MRAM 캐시 메모리의 성능을 향상시키기 위해 본 논문에서는 데드 블록 탐지 기반의 적응형 쓰기 기법 (Dead Block-Aware Adaptive Write, DBAW) 기법을 제안한다 (Fig. 9).
6% 높은 성능을 보여주었다. CSM 방법의 최대 성능을 확인하기 위해 모든 메모리 요청에 대한 데이터가 MLC STT-MRAM 기반 LLC의 소프트 도메인에서 사상되어 있는 이상적인 상황 (CSM-Ideal)에 대해 성능을 평가하였다. 실험결과, CSM 방법은 이상적인 상황에서 평균적으로 최대 84% 성능을 향상시킬 수 있음을 확인할 수 있었다.
DBAW의 성능 이점을 평가하기 위해 USIMM [18] 메모리 시뮬레이터를 기반으로 메모리 시스템 시뮬레이터를 개발하 였다. USIMM을 확장하여 프로세서 코어 및 캐시 메모리를 모델링하였다.
본 연구에서 시뮬레이션한 컴퓨터 시스템 구성은 표 1에 요약되어 있다. MLC STT-MRAM 기반 LLC의 쓰기 동작은 대상 캐시 블록이 어떤 도메인 (소프트 또는 하드)에 사상되는 지에 따라 다른 접근 지연시간이 적용되도록 모델링하였다.
DBAW의 성능 이점을 평가하기 위해 USIMM [18] 메모리 시뮬레이터를 기반으로 메모리 시스템 시뮬레이터를 개발하 였다. USIMM을 확장하여 프로세서 코어 및 캐시 메모리를 모델링하였다. 프로세서는 비순차적 실행 (Out of Order Execution)을 모델링하였다.
DBAW 기법에서는 소프트 도메인에 저장된 캐시 블록이 데드 블록인지를 예측해야 한다. 이를 위해 본 연구에서는 계수 기반 예측기 [14]와 시간 기반 예측기 [15]를 함께 사용 하여 데드 블록을 예측하였다. 시간 기반 예측기는 캐시 블록이 캐시 메모리에 저장되어 사용되는 시간을 학습하고이 시간의 두 배 동안 해당 캐시 블록이 접근되지 않으면그 블록을 데드 블록으로 예측한다.
본 논문에서는 CSM 방법의 단점을 극복하는 기법을 제안한다. 제안하는 기법에 관해 설명하기에 앞서, 기존에 제안되었던 CSM 방법의 성능 오버헤드에 대해 분석한다. Fig.
USIMM을 확장하여 프로세서 코어 및 캐시 메모리를 모델링하였다. 프로세서는 비순차적 실행 (Out of Order Execution)을 모델링하였다. 캐시 메모리 모델은 LRU, DRRIP 및 DIP와 같은 다양한 캐시 교체 정책을 지원한다.

대상 데이터

6는 DM 방법이 적용된 MLC STT-MRAM 기반 Last-level Cache (LLC)의 성능 평가 실험결과를 보여준 다. 본 실험에는 SPEC CPU2006 벤치마크 중 메모리 집약 적인 15개 벤치마크가 사용되었다. RATE 모드에서는 동일한 벤치마크를 다른 프로세서 코어에서 실행하고 MIX 모드에서는 각 프로세서 코어에서 서로 다른 벤치마크를 실행하였다.
성능 평가를 위해 SPEC CPU2006 벤치마크에서 MPKI (Miss Per Kilo Instruction) 값이 큰 메모리 집약적 벤치마크 15개를 사용하였다 또한, 서로 다른 특성을 가진 애플리케이션이 동시에 실행되는 시나리오를 평가 하기 위해 서로 다른 SPEC CPU2006 벤치마크로 구성된 MIX 워크로드 10개를 사용하였다.

성능/효과

CSM 방법은 DM 방법보다 시스템 성능을 평균 10% 향상시킬 수 있는 것으로 평가되었다. CSM 방법에 DBAW 기법을 적용할 때는 7% 추가 성능향 상을 얻을 수 있을 것으로 평가되었다. 즉, CSM+DBAW 방법은 DM 방법보다 시스템 성능을 약 17% 향상시킬 수있다.
13은 CSM 방법을 사용하는 MLC STT-MRAM 캐시 메모리에 대해 DBAW 기법 적용 여부에 따른 시스템 성능을 보여준다. CSM 방법은 DM 방법보다 시스템 성능을 평균 10% 향상시킬 수 있는 것으로 평가되었다. CSM 방법에 DBAW 기법을 적용할 때는 7% 추가 성능향 상을 얻을 수 있을 것으로 평가되었다.
RATE 모드에서는 동일한 벤치마크를 다른 프로세서 코어에서 실행하고 MIX 모드에서는 각 프로세서 코어에서 서로 다른 벤치마크를 실행하였다. Fig. 6에서 볼 수 있는 것과 같이, CSM 방법은 DM 방법과 비교하면 RATE 모드에서는 약 7.6% 더 높은 성능을 보여주고 MIX 모드에서는 약 12.6% 높은 성능을 보여주었다. CSM 방법의 최대 성능을 확인하기 위해 모든 메모리 요청에 대한 데이터가 MLC STT-MRAM 기반 LLC의 소프트 도메인에서 사상되어 있는 이상적인 상황 (CSM-Ideal)에 대해 성능을 평가하였다.
이때 MLC STT-MRAM에 저장되어 있던 캐시 블록이 삭제될 수 있지 만, 그 블록이 데드 블록이라면 캐시 메모리에서 삭제되더 라도 성능에 큰 영향을 주지 않는다. 메모리 시뮬레이터를 사용한 성능 평가 실험에서 DBAW 기법은 시스템 성능을 최대 17% 향상시킬 수 있는 것으로 확인되었다.
본 논문에서는 MLC STT-MRAM 기반 캐시 메모리의 쓰기 동작 성능을 향상시킬 수 있는 매우 효율적인 기법인 데드 블록 탐지 기반 적응형 쓰기 기법 (Dead Block-Aware Adaptive Write Scheme, DBAW)을 제안하였다. 시뮬레이션 기반 성능 평가를 통해 DBAW 기법을 CSM 방법과 함께 사용했을 때시스템 성능을 평균 17% 향상시킬 수 있음을 확인하였다.
CSM 방법의 최대 성능을 확인하기 위해 모든 메모리 요청에 대한 데이터가 MLC STT-MRAM 기반 LLC의 소프트 도메인에서 사상되어 있는 이상적인 상황 (CSM-Ideal)에 대해 성능을 평가하였다. 실험결과, CSM 방법은 이상적인 상황에서 평균적으로 최대 84% 성능을 향상시킬 수 있음을 확인할 수 있었다.
즉, CSM+DBAW 방법은 DM 방법보다 시스템 성능을 약 17% 향상시킬 수있다. 앞서 예상한 것과 같이 Fast write을 수행한 비율이 높을수록 DBAW 방법을 사용했을 때의 성능향상이 크다는 것을 확인할 수 있었다.
12는 CSM 사상 방법을 사용하는 MLC STT-MRAM 캐시 메모리에 DBAW를 적용 시 캐시 미스 발생 증가율을 보여준다. 일부 벤치마크를 제외하고 전반적으로 캐시 미스 발생 증가율이 1% 미만인 것으로 확인되었고, 전체 벤치마 크에 대해 캐시 미스 발생률은 평균 0.8% 증가하였다. Bzip2 벤치마크에 대해서는 캐시 미스 발생률이 약 8% 증가하였다.
CSM 방법에 DBAW 기법을 적용할 때는 7% 추가 성능향 상을 얻을 수 있을 것으로 평가되었다. 즉, CSM+DBAW 방법은 DM 방법보다 시스템 성능을 약 17% 향상시킬 수있다. 앞서 예상한 것과 같이 Fast write을 수행한 비율이 높을수록 DBAW 방법을 사용했을 때의 성능향상이 크다는 것을 확인할 수 있었다.
11은 각 SPEC CPU2006 벤치마 크를 실행할 때, LLC에 대한 Write request 중 Fast write을 수행한 횟수를 보여준다. 평균적으로 전체 쓰기 요청의 10% 에 대해 Fast write을 수행할 수 있는 것으로 확인되었다.

질의응답

핵심어	질문	논문에서 추출한 답변
	STT-MRAM이란?	Spin transfer torque magnetic random access memory(STT-MRAM)는 SRAM보다 액세스 시간이 짧고 대기 전력 소모가 적은 새로운 비휘발성 메모리 기술 이다 [1]. STT-MRAM은 SRAM보다 셀 크기가 매우 작으므로 캐시 메모리의 데이터 집적도를 크게 향상시킬 수있다.
	SRAM의 한계점은 무엇인가?	프로세서의 코어 수가 증가하고 애플리케이션의 작업 세트 (Working set) 크기가 증가함에 따라 멀티 코어 프로세서에는 더 큰 크기의 캐시 메모리(Cache)가 필요하 다. 그러나, 현재 캐시 메모리의 메모리 소자로 사용되는 SRAM (Static Random Access Memory)은 높은 누설 전력 소비 및 낮은 신뢰성으로 인해 확장성에 한계가 있다.
	MLC STT-MRAM의 읽기 동작은 어떻게 동작하는가?	4a)[2]. 첫 번째 단계 에서는 MTJ에 읽기 전류를 주입한 다음, 유도된 VBL을 Vref2 와 비교하여 하드 도메인의 자기 방향을 결정한다. 두 번째 단계에서 읽기 전류를 다시 주입한 뒤, 유도된 VBL을 Vref3또는 Vref1과 비교하여 소프트 도메인의 자기 방향을 결정한다. 따라서, SLC STT-MRAM보다 MLC STT-MRAM의 읽기 지연시간이 약 1.

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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