[논문]전기화학적 해석을 통한 PCB용 구리도금에 대한 전류밀도의 영향성 연구

김성진; 신한균; 박현; 이효종

doi:10.6117/kmeps.2022.29.1.049

초록
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반도체 Si 웨이퍼 Cu 배선을 제작하는데 사용하는 submicron 크기의 다마신 패턴의 구리 도금공정을 동일한 조건의 유기첨가제 및 전류밀도 조건을 사용하여 PCB 금속배선에 사용되는 수십 micron 크기의 패턴 도금에 적용하였다. PCB 패턴의 종횡비가 작아 쉽게 채워질 것으로 기대했던 것과는 달리, 이 경우 패턴 내부에 위치별 도금 두께 불균일도가 심화되는 것이 관찰되었다. 이러한 원인을 정량적으로 분석하기 위해 유동 및 전기장을 고려한 전기화학적 해석을 진행하였으며, 이를 통해 패턴 바닥부 코너에서 측벽과 바닥부의 도금에 의한 용액내 Cu²⁺ 이온의 고갈이 상대적으로 패턴 상부보다 빠르게 일어나는 것이 확인되었다. 이는 Cu²⁺ 이온의 확산계수가 2.65×10^-10 m²/s 로 초당 16.3 ㎛정도의 평균 이동거리를 가짐으로, 이 값이 다마신 패턴에서는 충분히 커서 원활하게 패턴 내부까지 이온 공급이 이루어지나, 수십 micron 크기를 갖는 PCB 크기에서는 소진된 구리이온을 보충해 주기 위해 충분한 시간이 필요하기 때문인 것으로 확인되었다. 구리 이온을 충분히 공급해 주기 위해 전류밀도를 낮춰 Cu²⁺ 이온이 확산할 수 있는 충분한 시간을 할애해 줌으로써 두께 균일도가 향상되는 것을 알 수 있었다.

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The copper plating process used to fabricate the submicron damascene pattern of Cu wiring for Si wafer was applied to the plating of a PCB pattern of several tens of microns in size using the same organic additives and current density conditions. In this case, the non-uniformity of the plating thick...

The copper plating process used to fabricate the submicron damascene pattern of Cu wiring for Si wafer was applied to the plating of a PCB pattern of several tens of microns in size using the same organic additives and current density conditions. In this case, the non-uniformity of the plating thickness inside the pattern was observed. In order to quantitatively analyze the cause, a numerical calculation considering the solution flow and electric field was carried out. The calculation confirmed that the depletion of Cu2+ ions in the solution occurred relatively earlier at the bottom corner than the upper part of the pattern due to the plating of the sidewall and the bottom at the corner of the pattern bottom. The diffusion coefficient of Cu2+ ions is 2.65 10-10 m2/s, which means that Cu2+ ions move at 16.3 ㎛ per second on average. In the cases of small damascene patterns, the velocity of Cu2+ ions is high enough to supply sufficient ions to the inside of the patterns, while sufficient time is required to replenish the exhausted copper ions in the case of a PCB pattern having a size of several tens of microns. Therefore, it is found that the thickness uniformity can be improved by reducing the current density to supply sufficient copper ions to the target area.

주제어

표/그림 (9)

표 Table 3. Parameter values for feature filling simulations.^4,5)
표 Table 1. Chemical ingredients for plating solution used in the experiment.
표 Table 2. Plating conditions used for pattern filling.
그림 Fig. 1. Schematic diagram of cross-sectional via pattern (DFR : dry film resist, SR : solder resist).
그림 Fig. 2. Differential equations and boundary conditions used for electrochemical analysis for electroplating of filling the PCB pattern. The boundary shown in blue is the area where the actual plating takes place, and the differential equation shown in blue shows the adsorption and consumption of the accelerator at the interface and the change due to the curvature (𝜅: curvature, v: plating speed, 𝜃: coverage of accelerator on the interface).
그림 Fig. 3. Top, tilt and cross-section SEM observation results after electroplating using electrolyte with organic additives of PEG and SPS (current density: 30 mA/cm²).
그림 Fig. 4. The calculation results of the Cu plating process on the SR pattern considering the flow and electric field are shown. The profile of the plating layer according to the overpotential was shown over plating time, and the SPS adsorbed coverage (θ) at the inter face was shown.
그림 Fig. 5. Numerical calculation results of the Cu plating process on the SR and DFR patterns considering the flow and electric field, showing the concentration distribution of Cu²⁺ ions (η = -0.2 V).
그림 Fig. 6. Experimental results of the cross sections by reducing the current density from 30 mA/cm² to 10 mA/cm² and increasing the plating time from 20 to 60 minutes. The plating thickness distribution in the pattern became uniform.

참고문헌 (11)

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