[논문]고전압 정전기 보호용 DDDNMOS 소자의 더블 스냅백 방지를 위한 최적의 이온주입 조건 결정

서용진

doi:10.7471/ikeee.2022.26.3.333

고전압 정전기 보호용 DDDNMOS 소자의 더블 스냅백 방지를 위한 최적의 이온주입 조건 결정
Determination of optimal ion implantation conditions to prevent double snapback of high voltage operating DDDNMOS device for ESD protection 원문보기

전기전자학회논문지 = Journal of IKEEE, v.26 no.3, 2022년, pp.333 - 340

서용진 (Dept. of Fire Service, Sehan University)

초록
AI-Helper

고전압용 정전기 보호소자인 DDDNMOS(double diffused drain N-type MOSFET) 소자의 더블 스냅백 방지를 위한 최적의 이온주입 조건을 결정하기 위해 공정 및 소자 시뮬레이션이 수행되었다. HP-Well, N^- 드리프트 및 N⁺ 드레인 이온주입량의 변화가 더블 스냅백 및 애발란치 브레이크다운 전압에 미치는 영향을 고찰함으로써 더블 스냅백을 방지하여 정전기 보호 성능 개선할 수 있었다. HP-Well 영역보다는 N^- 드리프트 영역의 이온주입 농도를 최적으로 설계할 경우, 1차 on 상태에서 2차 on 상태로 전이하는 것을 막아주므로 비교적 양호한 정전기 보호 성능을 얻을 수 있었다. 또한 드리프트 이온주입 농도는 누설전류 및 애발란치 브레이크다운 전압에도 영향을 미치므로 동작전압이 30V보다 큰 공정기술에서는 DPS와 같은 새로운 구조를 적용하거나, 대안으로 여러 공정 변수들을 종합(colligation)하여 적용할 경우 향상된 정전기 보호 성능을 실현할 수 있을 것이다.

Abstract ▼ AI-Helper

Process and device simulations were performed to determine the optimal ion implantation conditions to prevent double snapback of high voltage operating DDDNMOS (double diffused drain N-type MOSFET) device for ESD protection. By examining the effects of HP-Well, N- drift and N+ drain ion implantation on the double snapback and avalanche breakdown voltages, it was possible to prevent double snapback and improve the electrostatic protection performance. If the ion implantation concentration of the N- drift region rather than the HP-Well region is optimally designed, it prevents the transition from the primary on-state to the secondary on-state, so that relatively good ESD protection performance can be obtained. Since the concentration of the N- drift region affects the leakage current and the avalanche breakdown voltage, in the case of a process technology with an operating voltage greater than 30V, a new structure such as DPS or colligation of optimal process conditions can be applied. In this case, improved ESD protection performance can be realized.

주제어

표/그림 (12)

그림 Fig. 1. Design window of ESD protection device(V_op: operation voltage), V_ox: gate oxide breakdown voltage), V_h: snapback holding voltage, V_t1: triggering voltage, V_t2: thermal breakdown voltage, I_tb: thermal breakdown current, Ron: on resistance = slope of graph, ⧍V：safety margin). 그림 1. 정전기보호소자의 설계 창
그림 Fig. 2. Cross-sectional schematic diagram of DDDNMOS device. 그림 2. DDDNMOS 소자의 단면 개략도
표 Table 1. Requirements for ESD protection. 표 1. 정전기 보호를 위한 필요충분조건
표 Table 2. Typical process conditions for DDDNMOS standard devices. 표 2. DDDNMOS 소자의 대표적인 공정 조건
그림 Fig. 4. Contour distribution for current density, total current, electric field and maximum temperature. 그림 4. 전류밀도, 전체전류, 전계 및 최대온도의 등고선 분포
그림 Fig. 3. Comparison of simulation and TLP I-V characteristics of DDDNMOS standard device. 그림 3. DDDNMOS 표준소자의 시뮬레이션 및 TLP I-V 특성
그림 Fig. 5. Comparison of simulation and TLP I-V characteristics according to well implant dose. 그림 5. HP-well 이온주입량 변화에 따른 시뮬레이션 및 TLP I-V 특성 비교
그림 Fig. 6. Comparison of simulation and TLP I-V characteristics according to drift implant dose. Fig. 6. 드리프트 이온주입량 변화에 따른 시뮬레이션 및 TLP I-V 특성 비교
그림 Fig. 7. Contour distribution according to drift implant dose. 그림 7. 드리프트 이온주입량 변화에 따른 등고선 분포
그림 Fig. 8. Comparison of simulation and TLP I-V characteristics according to source/drain ion implant dose. 그림 8. 소오스/드레인 이온주입량 변화에 따른 시뮬레이션 및 TLP I-V 특성 비교
그림 Fig. 9. Comparison of I-V characteristics according to the change of colligation conditions. (ion implant energy, retrograde multiple ion implant, and drive-in). 그림 9. 이온주입에너지, retrograde 다중 이온주입 및 드라이브 인 조건에 따른 I-V 특성 비교
표 Table 3. Suggestion of colligation conditions. 표 3. 콜리게이션 공정 조건의 제안

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