[논문]저전압급 ESD 보호를 위한 NPN BJT 내장형 SCR 설계에 관한 연구

정승구; 백승환; 이병석; 구용서

doi:10.7471/ikeee.2022.26.3.520

[국내논문] 저전압급 ESD 보호를 위한 NPN BJT 내장형 SCR 설계에 관한 연구
A study on the Design of NPN BJT built-in SCR for Low Voltage Class ESD Protection 원문보기

전기전자학회논문지 = Journal of IKEEE, v.26 no.3, 2022년, pp.520 - 523

정승구 (Dept. of Electronics Engineering, Dankook University) , 백승환 (Dept. of Electronics Engineering, Dankook University) , 이병석 (Research Institute for Industrial Technology) , 구용서 (Dept. of Electronics Engineering, Dankook University)

초록
AI-Helper

본 논문에선 기존의 ESD 보호소자보다 간단한 구조의 ESD 보호소자를 제안하였다. 제안하는 새로운 구조는 N+확산영역을 추가하고 브릿지영역과 연결함으로써 추가 NPN 기생 바이폴라 트랜지스터를 동작시켜 전류이득을 낮춘다. 그 결과 제안된 ESD 보호소자는 10.8V의 트리거 전압 및 6.1V의 홀딩전압을 갖는 것을 확인하였다. 이는 5V 어플리케이션에 신뢰성을 가질 것으로 기대되며 높은 감내특성을 가질 것으로 예상된다.

Abstract ▼ AI-Helper

In this paper, an ESD protection device with a simpler structure than the existing ESD protection device is proposed. The proposed new structure operates an additional NPN parasitic bipolar transistor by adding an N+ diffusion region and connecting it to the bridge region, thereby lowering the current gain. As a result, it was confirmed that the proposed ESD protection device has a trigger voltage of 10.8V and a holding voltage of 6.1V. It is expected to have reliability for 5V applications and is expected to have high tolerance characteristics.

Keyword

표/그림 (7)

그림 Fig. 1. Cross section of the conventional LVTSCR. 그림 1. 일반적인 LVTSCR의 단면도
그림 Fig. 2. Cross section of the conventional LRSCR. 그림 2. 일반적인 LRSCR의 단면도
그림 Fig. 3. Equivalent circuit and cross section of the proposed ESD protection device. 그림 3. 제안하는 ESD 보호소자의 등가회로 및 단면도
그림 Fig. 4. Simulation structure of the proposed ESD protection device. 그림 4. 제안하는 ESD 보호소자의 Simulation 구조
그림 Fig. 5. Current Flow Simulation Results of the Proposed ESD Protection Device. 그림 5. 제안된 ESD 보호소자의 Current Flow Simulation 결과
그림 Fig. 6. Results of HBM 4KV Simulation of LVTSCR, LRSCR and Proposed ESD Protection Device. 그림 6. LVTSCR, LRSCR 및 proposed ESD 보호소자의 HBM 4KV Simulation 결과
표 Table 1. HBM 4kV Simulation Electrical Characteristics Results. 표 1. HBM 4kV 시뮬레이션 전기적 특성 결과

참고문헌 (6)

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M.-D. Ker and C.-C. Yen, "Investigation and design of on-chip powerrail ESD clamp circuits without suffering latchup-like failure during systemlevel ESD test," IEEE J. Solid-State Circuits, vol.43, no.11, pp.2533-2545, 2008. DOI: 10.1109/JSSC.2008.2005451

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