[논문]에러 분포의 비대칭성을 활용한 대용량 3D NAND 플래시 메모리의 신뢰성 최적화 기법

김명석

doi:10.14372/iemek.2023.18.1.31

[국내논문] 에러 분포의 비대칭성을 활용한 대용량 3D NAND 플래시 메모리의 신뢰성 최적화 기법
Reliability Optimization Technique for High-Density 3D NAND Flash Memory Using Asymmetric BER Distribution 원문보기

대한임베디드공학회논문지 = IEMEK Journal of embedded systems and applications, v.18 no.1, 2023년, pp.31 - 40

김명석 (Kyungpook National University)

Abstract ▼ AI-Helper

Recent advances in flash technologies, such as 3D processing and multileveling schemes, have successfully increased the flash capacity. Unfortunately, these technology advances significantly degrade flash's reliability due to a smaller cell geometry and a finer-grained cell state control. In this paper, we propose an asymmetric BER-aware reliability optimization technique (aBARO), new flash optimization that improves the flash reliability. To this end, we first reveal that bit errors of 3D NAND flash memory are highly skewed among flash cell states. The proposed aBARO exploits the unique per-state error model in flash cell states by selecting the most error-prone flash states and by forming narrow threshold voltage distributions (for the selected states only). Furthermore, aBARO is applied only when the program time (tPROG) gets shorter when a flash cell becomes aging, thereby keeping the program latency of storage systems unchanged. Our experimental results with real 3D MLC and TLC flash devices show that aBARO can effectively improve flash reliability by mitigating a significant number of bit errors. In addition, aBARO can also reduce the read latency by 40%, on average, by suppressing the read retries.

주제어

표/그림 (14)

그림 그림 1. 플래시 기술 발전에 따른 플래시 용량과 데이터 신뢰성과의 관계 Fig. 1. Trends in the flash capacity and flash reliability over advances in flash technologies
그림 그림 2. m-비트 다치화 셀 NAND 플래시 메모리의 Vth 분포 Fig. 2. Vth distributions of m-bit multi level flash memory
그림 그림 3. 에러 유형별 Vth 분포의 변화 패턴 Fig. 3. Change patterns in Vth distributions depending on different error types
그림 그림 4. ISPP 방식 쓰기 동작의 개요: (a) tPROG 관련 주요 변수 및 (b) Vispp 변화에 따른 tPROG 변화량 Fig. 4. An overview of the ISPP scheme: (a) Key parameters for tPROG and (b) Normalized tPROG over varying Vispp scaling ratios
그림 그림 5. Vispp scaling ratio에 따른 신뢰성 개선 효과: (a) 3D MLC 플래시의 endurance와 retention 특성 (b) 3D TLC 플래시의 endurance와 retention 특성 Fig. 5. Reliability (endurnace and retention) of NAND flash memories over various Vispp scaling ratios: (a) 3D MLC flash and (b) 3D TLC flash
그림 그림 6. 48단 3D TLC 플래시 메모리에서의 state별 에러 발생 유형 분석 Fig. 6. A breakdown of per-state error types on 48-layer 3D TLC flash memory
그림 그림 7. TLC 플래시 메모리에서 State별로 차별화된 Vispp를 적용하는 aBARO 기법의 개요 Fig. 7. An overview of the state-aware selective programming scheme on a TLC flash memory
그림 그림 8. P/E 사이클 증가에 따른 tPROG 변화량: (a) 3D MLC 플래시 메모리 (b) 3D TLC 플래시 메모리 Fig. 8. tPROG changes over varying P/E cycles: (a) 3D MLC flash memory (b) 3D TLC flash memory
그림 그림 9. 기존 SBPI 방식 및 페이지 버퍼의 동작을 활용하여 state에 따라 선택적으로 Vispp를 인가하는 설계 기술 개요 Fig. 9. Design Schematics to implement state-aware selective programming using conventional SBPI scheme and page buffer operation
그림 그림 10. aBARO를 지원하는 FTL (BaFTL)의 전체 구성 개요 Fig. 10. An Organizational overview of BaFTL
그림 그림 11. 48단 3D VNAND MLC/TLC 플래시 칩을 평가하기 위한 테스트 보드 구성 Fig. 11. Customized test board for evaluating real 3D MLC/TLC flash memory chips
그림 그림 12. 4가지의 동작 mode에서의 신뢰성과 성능 비교 Fig. 12. Comparisons of reliability and performance metrics of four different program operating modes
그림 그림 13. 읽기 재시도 발생 횟수 개선 효과 Fig. 13. Changes in the number of read retry operations under aBARO over the baseline technique
그림 그림 14. 고온 (60℃) 동작 환경에서의 신뢰성/성능 평가 결과 Fig. 14. Improvement effect on reliability and read retries in high temperature operating conditions

참고문헌 (16)

Y. Park, J. Lee, S. S. Cho, G. Jin, E. Jung, "Scaling and？Reliability of NAND Flash Devices," in Proc. of IEEE？Int. Reliability Physics Symposium (IRPS), pp.？2E.1.1-2E.1.4, 2014.
Y. J. Woo, J. S. Kim, "Diversifying wear Index for？MLC NAND Flash Memory to Extend the Lifetime of？SSDs," in Proc. of IEEE Int. Conf. on Embedded？Software (EMSOFT), pp. 1-10, 2013.
A. Chen, "Flash Type Comparison for SLC/MLC/TLC？and Advantech's Ultra MLC Technology," Technical？White Paper, 2016.
J. Maserjian, N. Zamani, "Behavior of the Si/SiO2？Interface Observed by Fowler-Nordheim Tunneling,"？Journal of Applied Physics, Vol. 53, No. 1, pp. 559-567,？1982.

상세보기
R. Micheloni, L. Crippa, A. Marelli, "Inside NAND Flash？Memories," Springer, 2010.
O. Hambrey, "NAND Flash Basics & Error？Characteristics," Flash Memory Summit, 2019.
E. Rosenbaum, L. F. Register, "Mechanism of？Stress-induced Leakage Current in MOS Aapacitors,"？IEEE Transactions on Electron Devices, Vol. 44, No. 2,？pp. 317-323, 1997.

상세보기
Y. Cai, Y. Yu, E. F. Haratsch, K. Mai, O. Mutlu, "Data？Retention in MLC NAND Flash Memory:？Characterization, Optimization, and Recovery," in Proc.？of IEEE Int. Symposium on High Performance Computer？Architecture (HPCA), pp. 551-563, 2015.
K. D. Suh, B. H. Suh, Y. H. Lim, J. K. Kim, Y. J. Choi,？Y. N. Koh, S. S. Lee, S. C. Kwon, B. S. Choi, J. S.？Yum, J. H. Choi, J. R. Kim, H. K. Lim, "A 3.3 V 32？Mb NAND Flash Memory with Incremental Step Pulse？Programming Scheme," IEEE Journal of Solid-State？Circuits, Vol. 30, No. 11, pp. 1149-1156, 1995.

상세보기
R. S. Liu, C. L. Yan, W. Wu, "Optimizing NAND？Flash-based SSDs via Retention Relaxation," in Proc.？of USENIX Conf. on File and Storage Technologies？(FAST), pp. 1-11, 2012.
S. K. Park, "Technology Scaling Challenge and Future？Prospects of DRAM and NAND Flash Memory," IEEE？International Memory Workshop (IMW), pp. 1-4, 2015.
N. Robson, J. Safran, C. Kothandaraman, A. Cestero,？X. Chen, R. Rajeevakumar, A. Lselie, C Moy, T.？Kirihata, S. Iyer, "Electrically Programmable Fuse？(eFuse): From Memory Redundancy to Autonomic？Chips," IEEE Custom Integrated Circuits？Conference(CICC), pp. 799-804, 2007.
Open NAND Interface Specification, 2020,？http://www.onfi.org/specifications.
S. Arrhenius, "Uber die Dissociationswarme Und den？Einfluss der Temperatur auf den Dissociationsgrad der？Elektrolyte," Z. Phys. Chemie, Vol. 4, No. 1, pp. 96-116,？1889.

상세보기
JEDEC, Stress-test-driven Qualification of Integrated？Circuits (JEDEC jesd47), https://www.jedec.org, 2010.
M. Favalli, C. Zambelli, A. Marelli, R. Micheloni, P.？Olivo, "A Scalable Bidimensional Randomization？Scheme for TLC 3D NAND Flash Memories,"？Micromachines, Vol. 12, No. 7, pp. 2021.

상세보기

내보내기 구분	파일저장 인쇄 메일전송
구성항목	기본정보 상세정보 관리번호, 논문명, 저널/프로시딩명, 저자 , 발행년, 권, 호, 시작페이지, 끝페이지, 발행기관 관리번호, 논문명, 대등논문명, 저자 , 저널/프로시딩명, 발행기관, 발행년, 발행언어, 권, 호, 시작페이지, 끝페이지, ISBN, ISSN, 주제분야, 키워드, 초록(한글), 초록(영문), 저자(소속기관)
저장형식	Text(ASCII format) Excel format RefWorks Direct Export RIS format (for Reference Manager, ProCite, EndNote), Scholar's Aids, Mendeley
메일정보	받는사람 (필수) @ 보내는사람 (선택) @ 제목 내용 KISTI 검색결과 이메일 서비스
안내	총 건의 자료가 검색되었습니다. 다운받으실 자료의 인덱스를 입력하세요. (1-10,000) 검색결과의 순서대로 최대 10,000건 까지 다운로드가 가능합니다. 데이타가 많을 경우 속도가 느려질 수 있습니다.(최대 2~3분 소요) 다운로드 파일은 UTF-8 형태로 저장됩니다. 파일의 내용이 제대로 보이지 않을실 때는 웹브라우저 상단의 보기 -> 인코딩 -> 자동선택 여부를 확인하십시오. ~ Text(ASCII format) Excel format

연합인증