[논문]DGMOSFET에서 최적의 서브문턱전류제어를 위한 설계

정학기; 나영일; 이종인

DGMOSFET에서 최적의 서브문턱전류제어를 위한 설계
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정학기 (군산대학교 전자정보공학부) , 나영일 (군산대학교 전자정보공학부) , 이종인 (군산대학교 전자정보공학부)

DGMOSFET는 CMOS 스케일링의 확장 및 단채널 효과를 보다 효과적으로 제어할 수 있는 유망란 소자이다. 특히 20nm이하의 도핑되지 않은 Si 채널에서 단채널 효과를 제어하는데 가장 효과적이다. 본 논문에서는 DGMOSFET의 해석학적 전송모델을 제시할 것이다. 단채널 효과를 해석학적으로 분석하기 위해 Subthreshold Swing(SS), 그리고 문턱전압 roll-off(${\Delta}V_{th}$) 등을 이용하였다. 여기서 제시된 모델은 이온방출효과와 source-drain 장벽을 통해 캐리어들의 양자 터널링을 포함하여 해석할 것이다. 여기서 제시된 모델은 gate길이, 채널두께, 게이트 산화막 두께 등을 설계하는데 이용할 것이다.

The double gate(DG) MOSFET is a promising candidate to further extend the CMOS scaling and provide better control of short channel effect(SCE). DGMOSFETs, having ultra thin updoped Si channel for SCEs control, are being validated for sub-20nm scaling, A channel effects such as the subthreshold swing(SS), and the threshold voltage roll-off(${\Delta}V_{th}$). The propsed model includes the effects of thermionic emission and quantum tunneling of carriers through the source-drain barrier. The proposed model is used to design contours for gate length, channel thickness, and gate oxide thickness.

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문제 정의

본 논문에서 제안한 해석학적 모델을 DIBL을 이용하여, gate의 길이함수를 계산하고 계획할 것이다. 본 논문에서 DIBLe 12nm 이하의 게이트에 대한 양자터널링에 의해 증가하는 것을 알 수 있다. 보통 DIBL은 채널두께와 게이트 산화막 두께에 비례하며, 게이트 길이와는 반비례한다.
본 논문에서는 DGMOSFET의 문턱 특성, 문턱 이하 전류에서 열이온방출과 양자터널링에 대해 모두 설명하는 새로운 해석학적 모델을 제시할 것이다. 이 새로운 모델에서 기하함수의 접근법은 채널에 있는 포텐셜을 모델링하는데 사용하지 않을 것이다.

가설 설정

05, 일 때 DGMOSFET의 디자인을 보여준다. 그림에서 보여주듯이 채널두께가 작아지고, 게이트 산화막 두께가 감소할 때, 비슷한 문턱전압、。11-off을 유지할 것이다. 하지만 만약 게이트 산화막 두께가 증가한다면 subthreshold swing 은 증가할것이다.

제안 방법

단채널 효과를 해석하기 위해 해석학적 모델, 예를 들면 subthreshold Swing, 문턱전압 roll-off, 그리고 DIBL등은 본 논문에서 제안되었다. 해석학적 모델의 결과는 다른 많은 2D 수치 시뮬레이션들과 비교하였다.
문턱이하의 영역에서 DGMOSFET의 다양한 새로운 해석학적 모델을 2D 시뮬레이션과 비교하여 얻어내었다. 그림 2는 양자 터널링이 존재 유무에 의해 게이트길이함수에 따른 subthre아iold swing 변화를 나타내었다.
이 효과를 줄이기 위해선, DGMOSFET를 설계할 때, DIBL을 아주 작게 하는 것이다. 본 논문에서 제안한 해석학적 모델을 DIBL을 이용하여, gate의 길이함수를 계산하고 계획할 것이다. 본 논문에서 DIBLe 12nm 이하의 게이트에 대한 양자터널링에 의해 증가하는 것을 알 수 있다.
한편, 양자터널링은 12nm 이하의 게이트 길이를 가진 DG MOSFET에서 대부분 발견되며' 소자의 스케일링에 막대한 영향을 끼치며, 특히 10nm이하의 영역에서 발생한다. 양자 터널링에 의한 단채널 효과의 감소는 제시된 해석학적 모델을 이용하여 해석하였다. 단채널 효과를 해석하기 위하여 DG MOSFET의 게이트길이가 줄어들면 그에 따라 단채널효과도 같이 감소하는 것을 확인할 수 있으며, 10nm이하의 영역에서 양자 터널링이 가장 클 때 중요하다.

데이터처리

해석학적 모델의 결과는 다른 많은 2D 수치 시뮬레이션들과 비교하였다. 열 이온 방출은 채널길이가 12nm 이상에서 캐리어 운반의 주 메커니즘이 발견되었다.

이론/모형

또한 터널링 확률은 Wentzel-Kramers-Brillo-uin (WKB)접근법을 이용하여 얻을 수 있었다. 터널링 전류를 유도하여 적합한 함수는 20nm 이하의 DGMOSFET에서 단채널 효과를 해석하는데 이용할 것이다.

성능/효과

subthreshold swing, 문턱전압 roll-off, 그리고 DIBL과 밀접한 관계가 있는 결과식은 20nm 이하의 DGMOSFET에 표현할 수 있었다.
나타내고 있다. 이 결과에서 보듯이 단채널효과를 해석하기 위해 즉 문턱전압 roll-off를 이용하여 나노단위의 DGMOSFET에서 터널링 전류의 중요성을 보여주고 있다.

후속연구

있었다. 터널링 전류를 유도하여 적합한 함수는 20nm 이하의 DGMOSFET에서 단채널 효과를 해석하는데 이용할 것이다.

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