[논문]스켈링 이론에 따른 DGMOSFET의 문턱전압 및 DIBL 특성 분석

정학기

doi:10.6109/jkiice.2013.17.1.145

스켈링 이론에 따른 DGMOSFET의 문턱전압 및 DIBL 특성 분석
Analysis of Threshold Voltage and DIBL Characteristics for Double Gate MOSFET Based on Scaling Theory 원문보기

한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, v.17 no.1, 2013년, pp.145 - 150

정학기 (군산대학교)

초록
AI-Helper

본 연구에서는 차세대 나노소자인 DGMOSFET에 대하여 문턱전압 이하영역에서 발생하는 단채널 효과 중 문턱전압 및 드레인유도장벽감소의 변화를 스켈링 이론에 따라 분석하였다. 포아송방정식의 분석학적 해를 구하기 위하여 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였으며 이때 가우시안 함수의 변수인 이온주입범위 및 분포편차 그리고 소자 파라미터인 채널의 두께, 도핑농도 등에 대하여 문턱전압 특성의 변화를 관찰하였다. 본 연구의 모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으며 본 연구에서는 이 모델을 이용하여 문턱전압이하 특성을 분석하였다. 분석결과 스켈링 이론 적용 시 문턱전압 및 드레인유도장벽감소 현상이 변화하였으며 변화 정도는 소자파라미터에 따라 변화한다는 것을 관찰하였다.

Abstract ▼ AI-Helper

This paper has presented the analysis for threshold voltage and drain induced barrier lowering among short channel effects occurred in subthreshold region for double gate(DG) MOSFET as next-generation devices, based on scaling theory. To obtain the analytical solution of Poisson's equation, Gaussian function has been used as carrier distribution to analyze closely for experimental results, and the threshold characteristics have been analyzed for device parameters such as channel thickness and doping concentration and projected range and standard projected deviation of Gaussian function. Since this potential model has been verified in the previous papers, we have used this model to analyze the threshold characteristics. As a result to apply scaling theory, we know the threshold voltage and drain induced barrier lowering are changed, and the deviation rate is changed for device parameters for DGMOSFET.

주제어

AI 본문요약
AI-Helper

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문제 정의

본 연구에서는 DGMOSFET의 채널내 전위분포를 이용한 문턱전압이하 특성의 분석을 위하여 포아송방정식의 해석학적 모델을 이용하였다. 이 모델은 이미 타당성이 입증되었으며 이 모델을 이용하여 단채널 효과를 해석하였다[4,5].
이 모델은 이미 타당성이 입증되었으며 이 모델을 이용하여 단채널 효과를 해석하였다[4,5]. 본 연구에서는 이 모델을 스켈링 이론과 접목하여 문턱전압의 특성을 분석하고자 한다. 스켈링 이론은 소자의 크기변화에 따라 출력특성을 일정하게 유지하기 위하여 사용되고 있는 이론으로서 기존의 CMOSFET의 경우 매우 만족할 만한 결과를 가져오고 있다.

가설 설정

스켈링 이론은 소자의 크기변화에 따라 출력특성을 일정하게 유지하기 위하여 사용되고 있는 이론으로서 기존의 CMOSFET의 경우 매우 만족할 만한 결과를 가져오고 있다. 이 이론을 DGMOSFET에 적용하였을 때 문턱 전압의 특성변화는 채널길이 및 게이트산화막 두께의 범위에 따라 변화할 것이다. 즉, 스켈링 이론을 적용하였을 때 이중게이트 MOSFET의 채널 크기에 따라 스켈링 인자가 미치는 영향을 고찰 할 것이다.

제안 방법

게이트산화막 두께의 변화에 따른 문턱전압의 변화를 관찰하기 위하여그림3에 스켈링 인자를 파라미터로 문턱전압의 변화를 도시하였다.
DGMOSFET의 경우 게이트단자가 2개 존재하므로 상기에서 언급한 스켈링 이론의 타당성 여부를 고찰해야만 한다. 그러므로 본 연구에서는 스켈링 이론의 타당성 여부를 문턱전압을 이용하여 고찰할 것이다.
본 연구에서는 두 개의 게이트단자를 가진 차세대 나노소자인 DGMOSFET에 대하여 문턱전압 이하영역에서 발생하는 단채널 효과 중 문턱전압 및 드레인유도 장벽감소의 변화를 스켈링 인자에 따라 분석하였다. 특히 소자 파라미터인 채널두께 및 게이트산화막 두께 등의 변화에 대하여 문턱전압 및 드레인유도장벽감소 현상의 변화를 관찰하였다.
본 연구에서는 두 개의 게이트단자를 가진 차세대 나노소자인 DGMOSFET에 대하여 문턱전압 이하영역에서 발생하는 단채널 효과 중 문턱전압 및 드레인유도 장벽감소의 변화를 스켈링 인자에 따라 분석하였다. 특히 소자 파라미터인 채널두께 및 게이트산화막 두께 등의 변화에 대하여 문턱전압 및 드레인유도장벽감소 현상의 변화를 관찰하였다. 분석결과 채널두께 및 게이트산화막 두께가 증가할수록 문턱전압이 감소하고스켈링 인자가 증가할수록 문턱전압이 증가하고 있다는 것을 관찰하였다.

이론/모형

그림 1은 이 논문에서 사용한 DGMOSFET의 개략도이다. 이 구조의 x, y, z방향에 대한 포탠셜분포를 구하기 위하여 포아송방정식을 이용하였다.

성능/효과

예측한 바와같이 드레인유도장벽감소 현상은 현저히 감소하였다. 게이트산화막 두께가 증가할수록 드레인유도장벽감소 현상은 증가하였으며 스켈링 인자가 증가하면 감소하였다.
그림 6에 게이트산화막 두께에 따라 드레인유도장벽 감소 현상을 스켈링 인자를 파라미터로 도시하였다. 결과적으로 게이트산화막 두께가 증가할수록 드레인유도 장벽감소 현상은 증가하였으며 스켈링 인자가 증가할 수록 드레인유도장벽감소 현상은 감소하였다. 그림 3에서 알 수 있듯이 스켈링 인자가 증가하면 문턱전압이 감소하므로 드레인유도장벽감소 현상도 감소하고 있는 것이다.
결과적으로 채널두께가 증가할수록 드레인유도장벽 감소 현상은 증가하였으며 스켈링 인자가 증가할수록 드레인유도장벽감소 현상은 감소하였다. 그림 2에서 알수 있듯이 스켈링 인자가 증가할수록 문턱전압의 증가 분이 감소하므로 결과적으로 드레인유도장벽감소 현상도 감소하고 있다.
채널두께가 증가할수록 문턱전압이 감소하고 있다는것을 알 수 있다. 또한 스켈링 인자가 증가할수록 문턱전압도 증가하고 있으나 문턱 전압 증가율은 스켈링 인자가 증가할수록 감소하고 있다는 것을 관찰할 수 있다. 스켈링 인자의 증가는 채널두께의 감소를 야기시키며 결국 차단전류의 감소를 초래할 것이므로 문턱전압이 증가하는 것이다.
분석결과 채널두께 및 게이트산화막 두께가 증가할수록 문턱전압이 감소하고스켈링 인자가 증가할수록 문턱전압이 증가하고 있다는 것을 관찰하였다. 또한 채널두께 및 게이트산화막 두께가 증가할수록 드레인유기장벽감소 현상이 증가하고 스켈링 인자가 증가할수록 드레인유도감벽감소 현상이 감소하고 있다는 것을 관찰하였다. 이러한 결과는 향후 이중게이트 MOSFET의 개발에 기초가 될 것이다.
특히 소자 파라미터인 채널두께 및 게이트산화막 두께 등의 변화에 대하여 문턱전압 및 드레인유도장벽감소 현상의 변화를 관찰하였다. 분석결과 채널두께 및 게이트산화막 두께가 증가할수록 문턱전압이 감소하고스켈링 인자가 증가할수록 문턱전압이 증가하고 있다는 것을 관찰하였다. 또한 채널두께 및 게이트산화막 두께가 증가할수록 드레인유기장벽감소 현상이 증가하고 스켈링 인자가 증가할수록 드레인유도감벽감소 현상이 감소하고 있다는 것을 관찰하였다.
게이트산화막 두께의 변화에 따른 문턱전압의 변화를 관찰하기 위하여그림3에 스켈링 인자를 파라미터로 문턱전압의 변화를 도시하였다. 산화막두께가 증가할수록 문턱전압은 감소하고 있다는 것을 관찰할 수 있었다. 또한 스켈링 인자의 증가에 따라 문턱전압이 증가하였다.
채널길이와 채널두께가 각각 100 nm와 50 nm로 증가하였을 경우 드레인유도장벽감소 현상의 변화를 그림 7에 도시하였다. 예측한 바와같이 드레인유도장벽감소 현상은 현저히 감소하였다. 게이트산화막 두께가 증가할수록 드레인유도장벽감소 현상은 증가하였으며 스켈링 인자가 증가하면 감소하였다.
그림 2에서 알수 있듯이 스켈링 인자가 증가할수록 문턱전압의 증가 분이 감소하므로 결과적으로 드레인유도장벽감소 현상도 감소하고 있다. 채널길이가 30 nm로 단채널일 때는 그림4와 같이 드레인유도장벽감소 현상이 나타나지만 채널길이가 100 nm 정도로 증가하면 그림 5와 같이 드레인유도장벽감소 현상은 거의 무시할 수 있을 정도로 작게 나타나고 있다는것을 관찰할 수 있다. 그러나 약간의 차이이지만 스켈링 인자의 증가에 의하여 드레인유도장벽감소 현상을 감소시킬 수 있다.

후속연구

다중게이트 FET(Multi Gate FET; MugFET)는 게이트를 채널주위로 여러 개 제작하여 게이트에 의한 채널내 전하의 제어능력을 향상시키고 채널을 완전결핍상태로 동작하게 하므로 스위칭속도를 향상시킬 수 있다는 장점을 가진다. 그러므로 향후 단일 게이트 CMOSFET를 대치하여 메모리 및 CPU등 반도체 집적회로에 주요 소자로 사용될 것이다. MugFET소자는 여러 가지 형태를 가진다.
또한 채널두께 및 게이트산화막 두께가 증가할수록 드레인유기장벽감소 현상이 증가하고 스켈링 인자가 증가할수록 드레인유도감벽감소 현상이 감소하고 있다는 것을 관찰하였다. 이러한 결과는 향후 이중게이트 MOSFET의 개발에 기초가 될 것이다.
이 이론을 DGMOSFET에 적용하였을 때 문턱 전압의 특성변화는 채널길이 및 게이트산화막 두께의 범위에 따라 변화할 것이다. 즉, 스켈링 이론을 적용하였을 때 이중게이트 MOSFET의 채널 크기에 따라 스켈링 인자가 미치는 영향을 고찰 할 것이다.

질의응답

핵심어	질문	논문에서 추출한 답변
	집적회로의 트랜지스터 크기의 감소노력은 무엇에 필수적인가?	최근 반도체소자는 나노단위의 게이트길이를 갖는 메모리 및 CPU 등의 개발로 새로운 기술개발 경쟁에 돌입하고 있다. 집적회로의 생산성을 증대시키고 가격경쟁력을 제고하기 위해선 트랜지스터 크기의 감소노력은 필수적이며 이 때 발생할 수 있는 이차효과의 해석은 반도체소자 연구의 핵심이 되고 있다. 이차효과 중 채널 길이 감소에 의하여 발생하는 단채널 효과는 기존의 CMOSFET에서는 더 이상 제거할 수 없는 상황에 도달 했다.
	트랜지스터 크기의 감소에 따른 무엇이 반도체소자 연구의 핵심인가?	최근 반도체소자는 나노단위의 게이트길이를 갖는 메모리 및 CPU 등의 개발로 새로운 기술개발 경쟁에 돌입하고 있다. 집적회로의 생산성을 증대시키고 가격경쟁력을 제고하기 위해선 트랜지스터 크기의 감소노력은 필수적이며 이 때 발생할 수 있는 이차효과의 해석은 반도체소자 연구의 핵심이 되고 있다. 이차효과 중 채널 길이 감소에 의하여 발생하는 단채널 효과는 기존의 CMOSFET에서는 더 이상 제거할 수 없는 상황에 도달 했다.
	트랜지스터 크기 감소에 따른 이차효과에는 무엇들이 있는가?	이차효과 중 채널 길이 감소에 의하여 발생하는 단채널 효과는 기존의 CMOSFET에서는 더 이상 제거할 수 없는 상황에 도달 했다. 즉, 문턱전압의 이동, 문턱전압이하 스윙의 저하, 드레인유도장벽감소 현상의 발생 등 단채널로 인하여 발생하는 문턱전압이하 특성의 변화로 인하여 차단전류의 증가 및 문턱전압의 변화로 어려움을 겪고 있다. 이러한 문제점을 해결하기 위하여 연구개발중에 있는 소자가 다중게이트 MOSFET이다.

참고문헌 (6)

A.J.Garcia-Loureiro, N.Seoane, M.Aldegunde and R.Valin, "Implementation of the Density Gradient Quantum Corrections for 3-D Simulations of Multigate Nanoscaled Transistors,"IEEE Trans. on CAD of IC and Systems, Vol.30, No.6, pp841-851, 2011.

상세보기
K.A. Shaik, A. Amara, C.D. Parikh and A. Singhal, "Low power and fast adder implementation with Double Gate MOSFETs," 2011 Faible Tension Faible Consommation, pp.23-26, 2011.
G.Dessai and G.Gildenblat, "Inclusion of the Accumulation Region in the Compact Models of Bulk and SOI FinFETs," IEEE Trans. Electron Devices, Vol. 58, no.8, pp.2644-2651, 2011.

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P.K. Tiwari, S. Kumar, S. Mittal, V. Srivastava, U. Pandey and S. Jit, "A 2D Analytical Model of the Channel Potential and Threshold Voltage of Double-Gate(DG) MOSFETs with Vertical Gaussian Doping Profile," IMPACT-2009, pp.52-55, 2009.
H.K.Jung, "Analysis of Doping Profile Dependent Threshold Voltage for DGMOSFET Using Gaussian Function," International Journal of KIMICS, Vol.9, No.3, pp.310-314, 2011.
D.S. Havaldar, G. Katti, N.Das Gupta and A.Das Gupta, "Subthreshold Current Model of FinFETs Based on Analytical Solution of 3-D Poisson's Equation," IEEE Trans. Electron Devices, vol. 53, no.4, pp.737-741, 2006.

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저자의 다른 논문 :

표제어: PCR

동의어: Packet Collision Rate

용어 설명 출처 목록 (6)

용어 설명: PCR은 세균 특이성이 있는 primer를 이용하여 적은 수의 세균이 있을지라도 쉽게 검출할 수 있는 유용한 방법이며, 이를 이용하여 구강 내 치면세균막이나 타액에서 직접 세균을 검출할 수 있게 되었다[8].

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