초록 ▼

본 발명은 맨체스터 캐리체인 가산기에 있어서 캐리전파 지연을 줄일수 있는 고속 캐리전파 회로에 관한 것으로, 종래에는 캐리전파 신호가 직렬로 연결되어 속도가 지연되고, 회로 구성시 면적을 많이 차지하게 되며, 직렬 연결한 엔모스 트랜지스터의 전압강하 현상으로 신호가 왜곡되는 문제점이 있었다.본 발명은 이와같은 문제점을 감안하여, 최악 캐리전파회로를 병렬로 연결함으로써 최악의 캐리전파지연을 줄이도록 함으로써, 전파신호를 병렬로 연결하여 비트수의 제약을 전혀 받지 않고, 전압강하와 같은 현상도 발생하지 않으므로 32비트나 64비트 구조

본 발명은 맨체스터 캐리체인 가산기에 있어서 캐리전파 지연을 줄일수 있는 고속 캐리전파 회로에 관한 것으로, 종래에는 캐리전파 신호가 직렬로 연결되어 속도가 지연되고, 회로 구성시 면적을 많이 차지하게 되며, 직렬 연결한 엔모스 트랜지스터의 전압강하 현상으로 신호가 왜곡되는 문제점이 있었다.본 발명은 이와같은 문제점을 감안하여, 최악 캐리전파회로를 병렬로 연결함으로써 최악의 캐리전파지연을 줄이도록 함으로써, 전파신호를 병렬로 연결하여 비트수의 제약을 전혀 받지 않고, 전압강하와 같은 현상도 발생하지 않으므로 32비트나 64비트 구조에서와 같이 처리할 데이타의 비트수가 많은 경우에도 효과적으로 사용할수 있게한 것이다.

대표청구항

맨체스터 캐리체인 가산기에 있어서, 엔모스 트랜지스터(NT∼NT4)를 병렬 연결하여 캐리전파신호를 입력받는 캐리전파신호 입력부(21)와; 입력 캐리를 입력받아 인버터(I1)의 입출력상태에 따라 온/오프 되는 3상 인버터(22)와; 이 3상 인버터(22)의 출력을 입력받아 클럭(CL, )에 의해 제어되는 3상 인버터(23)와; 상기 인버터(I1)의 입력노드(가)를 기충전하기 위한 피모스 트랜지스터(PTø)를 포함하여 구성함을 특징으로 하는 고속 캐리전파 회로.

맨체스터 캐리체인 가산기에 있어서, 엔모스 트랜지스터(NT∼NT4)를 병렬 연결하여 캐리전파신호를 입력받는 캐리전파신호 입력부(21)와; 입력 캐리를 입력받아 인버터(I1)의 입출력상태에 따라 온/오프 되는 3상 인버터(22)와; 이 3상 인버터(22)의 출력을 입력받아 클럭(CL, )에 의해 제어되는 3상 인버터(23)와; 상기 인버터(I1)의 입력노드(가)를 기충전하기 위한 피모스 트랜지스터(PTø)를 포함하여 구성함을 특징으로 하는 고속 캐리전파 회로.