초록 ▼

본 발명은 반도체 제조 기술에 관한 것으로, 특히 콘택홀 형성을 위한 층간절연막 식각시 웨이퍼 에지 영역에서 발생하는 아킹 현상을 방지하기 위한 기술에 관한 것이며, 콘택홀 형성을 위한 층간절연막 식각시 웨이퍼 에지 영역에서 아킹(arcing) 현상 발생을 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 아킹 현상이 웨이퍼 에지 영역에서 나타나는 이유는 웨이퍼 에지 영역의 층간절연막 하부에 존재하는 더미 전도막 패턴이 플로팅(floating)된 상태이기 때문이다. 따라서, 본 발명에서는 웨이퍼 에지 영역의 더미

본 발명은 반도체 제조 기술에 관한 것으로, 특히 콘택홀 형성을 위한 층간절연막 식각시 웨이퍼 에지 영역에서 발생하는 아킹 현상을 방지하기 위한 기술에 관한 것이며, 콘택홀 형성을 위한 층간절연막 식각시 웨이퍼 에지 영역에서 아킹(arcing) 현상 발생을 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 아킹 현상이 웨이퍼 에지 영역에서 나타나는 이유는 웨이퍼 에지 영역의 층간절연막 하부에 존재하는 더미 전도막 패턴이 플로팅(floating)된 상태이기 때문이다. 따라서, 본 발명에서는 웨이퍼 에지 영역의 더미 전도막 패턴을 접지시켜 아킹 현상을 방지한다. 더미 전도막 패턴을 접지시키기 위하여 적층된 더미 전도막 패턴들을 음전극에 접속된 웨이퍼에 콘택시키는 방식을 사용한다.

대표청구항

웨이퍼 에지 영역에 제1 층간절연막을 형성하는 제1 단계;관통하여 웨이퍼에 전기적으로 콘택된 더미 전도막 패턴을 형성하는 제2 단계;상기 더미 전도막 패턴이 형성된 전체 구조 상부에 제2 층간절연막을 형성하는 제3 단계; 및플라즈마 반응기 내의 음전극에 상기 웨이퍼를 접속시킨 상태에서 넷 다이 영역의 상기 제2 층간절연막을 선택 식각하여 상기 더미 전도막 패턴 형성시 넷 다이 영역에 형성된 전도막 패턴을 노출시키는 콘택홀을 형성하는 제4 단계를 포함하여 이루어진 반도체 소자 제조방법.

웨이퍼 에지 영역에 제1 층간절연막을 형성하는 제1 단계;관통하여 웨이퍼에 전기적으로 콘택된 더미 전도막 패턴을 형성하는 제2 단계;상기 더미 전도막 패턴이 형성된 전체 구조 상부에 제2 층간절연막을 형성하는 제3 단계; 및플라즈마 반응기 내의 음전극에 상기 웨이퍼를 접속시킨 상태에서 넷 다이 영역의 상기 제2 층간절연막을 선택 식각하여 상기 더미 전도막 패턴 형성시 넷 다이 영역에 형성된 전도막 패턴을 노출시키는 콘택홀을 형성하는 제4 단계를 포함하여 이루어진 반도체 소자 제조방법.