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NTIS 바로가기국가/구분 | 한국(KR)/공개특허 |
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국제특허분류(IPC8판) |
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출원번호 | 10-2002-0037423 (2002-06-29) |
공개번호 | 10-2004-0002065 (2004-01-07) |
DOI | http://doi.org/10.8080/1020020037423 |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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심사청구여부 | 있음 (2002-06-29) |
심사진행상태 | 거절결정(일반) |
법적상태 | 거절 |
본 발명은 고전압, 고전류 구동에 적합한 소자인 파워 소자 형성 방법에 관한 것으로, 기판 상에 에피층을 형성하는 단계와, 상기 에피층 상에 게이트 절연막, 게이트 전극용 폴리 실리콘, 제 1 산화막, 질화막, 제 2 산화막을 차례로 증착한 후 이를 선택적으로 제거하여 게이트 전극의 폭만큼 남기는 단계와, 상기 제 2 산화막 마스크로 하여 상기 에피층 표면에 불순물을 주입하여 웰을 형성하는 단계와, 상기 제 2 산화막 이하 게이트 절연막까지의 구조물 측면에 측벽 스페이서를 형성하는 단계와, 상기 측벽 스페이서를 마스크로 하여 불순물
기판 상에 에피층을 형성하는 단계;상기 에피층 상에 게이트 절연막, 게이트 전극용 폴리 실리콘, 제 1 산화막, 질화막, 제 2 산화막을 차례로 증착한 후 이를 선택적으로 제거하여 게이트 전극의 폭만큼 남기는 단계;상기 제 2 산화막 마스크로 하여 상기 에피층 표면에 불순물을 주입하여 웰을 형성하는 단계;상기 제 2 산화막 이하 게이트 절연막까지의 구조물 측면에 측벽 스페이서를 형성하는 단계;상기 측벽 스페이서를 마스크로 하여 불순물을 주입하여 소오스를 형성하는 단계;상기 소오스 상부에 RF 식각법으로 세정 공정을 진행하는 단계;상
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